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2025-05-20 23:46本頁(yè)面
  

【正文】 ?? 已知邏輯電路如下圖所示,試用波形圖來(lái)分析它們的邏輯關(guān)系。出 現(xiàn)了干擾脈沖,產(chǎn)生了競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。 不穩(wěn)定,可能導(dǎo)致錯(cuò)誤動(dòng)作 對(duì)上面的與非門(mén)按常規(guī)分析,輸入信號(hào) A和 B分 別由 0和 1突變到 1和 0時(shí),理想輸出應(yīng)恒等于 1。 因此, 同一個(gè)門(mén)的一組輸入信號(hào), 由于它們?cè)诖饲巴? 過(guò)不同數(shù)目的門(mén),經(jīng)過(guò)不同長(zhǎng)度導(dǎo)線(xiàn)的傳輸, 到達(dá)門(mén) 輸入端的時(shí)間會(huì)有先有后,這種現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)。167。 3. 4 組合 電路中的競(jìng)爭(zhēng)與冒險(xiǎn) 一、競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其危害 當(dāng)信號(hào)通過(guò)導(dǎo)線(xiàn)和門(mén)電路時(shí),將產(chǎn)生時(shí)間延遲。 邏輯門(mén)因輸入端的 競(jìng)爭(zhēng)而導(dǎo)致輸出產(chǎn)生 不應(yīng)有的 尖峰干擾脈沖的現(xiàn)象,稱(chēng)為冒險(xiǎn)。
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