【正文】 ,以PC 機(jī)作為信息處理平臺(tái) ,運(yùn)動(dòng)控制器以插卡形式嵌入 PC 機(jī) ,也就是采用“ PC+運(yùn)動(dòng)控制器”的模式 ,這樣的模式將 PC 機(jī)的信息處理能力和開放式的特點(diǎn)與運(yùn)動(dòng)控制器的運(yùn)動(dòng)軌跡控制能力 有機(jī)地結(jié)合在一起 ,具有信息處理能力強(qiáng)、開放程度高、運(yùn)動(dòng)軌跡控制準(zhǔn)確、通用性好的特點(diǎn)。 在設(shè)計(jì)中以輸出兩路脈沖波形為目的，其中一路波形滯后另一路 90176。 設(shè)計(jì)中采用 MAX IIEPM570T144 作為控制器，以 Verilog HDL 作為設(shè)計(jì)語言，用 Quartus 仿真軟件分別對(duì)分頻模塊、調(diào)頻模塊和滯后模塊進(jìn)行了仿真。s important ponent, motion control card research and development has been given more and more importance. From the point of development trend, based on the CAN bus, CPLD and FPGA as the core processor of the open motion controller is being the mainstream. This kind of open motion controller with CPLD or FPGA chip as the core processor of motion controller,with PC as the information processing platform, motion controller in embedded PC plugin card form, also is the use of PC+ motion controller mode,this model will be PC machine information processing ability and open characteristics and motion controller for trajectory control ability anically together, with information processing ability, high degree of opening, motion trajectory control accuracy, good versatility. The graduation project designs a CPLD control applied in motion control card design system, the system uses MAX IIEPM570T14 as the purpose of the design was to output two paths of pulse waveform, one waveform lag another90 degrees, and can realize the output pulse frequency adjustable. In this design uses the MAX IIEPM570T144 as the controller, using Verilog HDL as a design language, using Quartus simulation software for frequency division module, frequency modulation module and lag module simulation was carried out ， thus control precision stepper motor running. Keywords: motion control card, stemping motor, Verilog, CPLD, FPGA, Quartus山東科技大學(xué)學(xué)士學(xué)位論文 目錄 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。 作者簽名： 日 期： 山東科技大學(xué)學(xué)士學(xué)位論文 目錄 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。 作者簽名 ： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。 涉密論文按學(xué)校規(guī)定處理。 ：任務(wù)書、開題報(bào)告、外文譯文、譯文原文（復(fù)印件）。圖表整潔，布局合理，文字注釋必須使用工程字書寫，不準(zhǔn)用徒手畫 3）畢業(yè)論文須用 A4 單面打印，論文 50 頁以上的雙面打印 4）圖表應(yīng)繪制于無格子的頁面上 5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔 1）設(shè)計(jì)（論文） 山東科技大學(xué)學(xué)士學(xué)位論文 目錄 2）附件：按照任務(wù)書、開題報(bào)告、外文譯文、譯文原文（復(fù)印件）次序裝訂 目錄 1 緒 論 ...................................................................................................................1 選題的背景和意義 ......................................................................................1 選題的背景 .......................................................................................1 國(guó)內(nèi)外研究的現(xiàn)狀 ............................................................................3 應(yīng)用及發(fā)展趨勢(shì) ................................................................................8 研究的基本內(nèi)容 .........................................................................................9 CPLD 的設(shè)計(jì) .....................................................................................9 外圍電路的設(shè)計(jì) .............................................................................. 10 2CPLD 介紹 .......................................................................................................... 11 CPLD 發(fā)展歷程 ......................................................................................... 11 MAX II 系列 CPLD.................................................................................... 13 3 Verilog HDL 介紹 ................................................................................................ 16 Verilog HDL 的發(fā)展歷史 ............................................................................ 17 Verilog HDL 的設(shè)計(jì)流程 ............................................................................ 18 自頂向下設(shè)計(jì)的基本概念 ................................................................ 18 層次管理的基本概念 ....................................................................... 19 具體模塊的設(shè)計(jì)編譯和仿真過程 ..................................................... 20 對(duì)應(yīng)具體工藝器件的優(yōu)化、映像和布局布線 .................................... 22 Verilog HDL 的基本語 法 ............................................................................ 22 的主要優(yōu)點(diǎn) ..................................................................................... 24 4 總體設(shè)計(jì)思路 ..................................................................................................... 28 總體設(shè)計(jì)框圖與設(shè)計(jì)思路 .......................................................................... 28 設(shè)計(jì)思路 .......................................................................................... 29 外圍電路的設(shè)計(jì) ........................................................................................ 29 5 運(yùn)動(dòng)控制卡電路的設(shè)計(jì) ....................................................................................... 30 時(shí)鐘電路 .................................................................................................. 30 電源電路 .................................................................................................. 31 程序下載端口 ............................................................................................ 32 排針接口 .................................................................................................. 34 硬件原理圖 .............................................................................................. 35 6 運(yùn)動(dòng)控制卡程序設(shè)計(jì) .......................................................................................... 37 分頻器模塊程序設(shè)計(jì) ................................................................................ 38 調(diào)頻模塊程序設(shè)計(jì) .................................................................................... 39 滯后模塊程序設(shè)計(jì) ...........