【正文】 Device，復(fù)雜可編程邏輯器件）等器件相比，它具有最高的集成度，最豐富的特性和最高的性能。按系統(tǒng)需要實現(xiàn)的功能要求，：1KHz掃描信號模塊使能LED位信號清零搶答判別模塊 信號匹配模塊組別判斷模塊譯碼顯示模塊按鍵鍵倒計時模塊停止1Hz報警LED 系統(tǒng)總體設(shè)計框圖，用VHDL語言來實現(xiàn)多路搶答器的主要功能。當(dāng)清零復(fù)位信號有效時，搶答器對前一輪搶答的結(jié)果進(jìn)行清零，恢復(fù)為初始狀態(tài)。若倒計時時間為0時還是無人搶答，則會報警。設(shè)置倒計時信號，當(dāng)它為高電平時，系統(tǒng)進(jìn)行20秒倒計時，當(dāng)它為低電平時，倒計時停止。該搶答器可以容納四組八位參賽者同時搶答，每位參賽者設(shè)置一個按鍵以供使用。 它的出現(xiàn)很大程度上減輕了設(shè)計者的工作強度，并且提高了電子系統(tǒng)的設(shè)計效率。隨著電子技術(shù)和計算機技術(shù)的不斷發(fā)展，EDA技術(shù)應(yīng)運而生。 搶答器的研究現(xiàn)狀搶答器一直廣泛應(yīng)用于各種知識或智力競賽場合。隨著現(xiàn)代科學(xué)技術(shù)的迅猛發(fā)展和經(jīng)濟(jì)全球化的的加強，EDA技術(shù)愈發(fā)重要。通過查閱資料，理論設(shè)計，軟件編程、調(diào)試等過程，了解和掌握利用FPGA芯片設(shè)計一個系統(tǒng)的一般方法?，F(xiàn)在，EDA（電子設(shè)計自動化）技術(shù)的廣泛應(yīng)用使得電路的設(shè)計者能在開發(fā)平臺上使用HDL或畫電路原理圖的方式設(shè)計電路，這大大提高了電路設(shè)計的效率。 現(xiàn)在計算機技術(shù)和電子技術(shù)正在高速發(fā)展，而集成電路的生產(chǎn)工藝也不斷提高，這使得電子產(chǎn)品的更新?lián)Q代越來越快。 關(guān)鍵詞： 電子設(shè)計自動化；可編程邏輯門陣列；搶答器 AbstractWith the development of electronic technology and electronic technology ，the Responder is now more powerful, more and more high reliability and accuracy. Most of the previous Responder posed of digital circuits based on the traditional. Complex production process, and the accuracy and reliability is not high, finished area, installation, maintenance difficulties. The rapid development of electronic technology in recent years, Electronic system designers use EDA software, it can be designed independently required special circuit (ASIC) devices. Now design and implementation of the multiplex responder based on FPGA, the production process is not only simple, but accuracy is also higher.The design of the main chip is EP2C35F672C8, the system judgment circuit by a group of the frequency divider circuit, the countdown circuit, answer determination circuit, the scanning signal generating circuit, a signal matching circuit and the display circuit. The Responder can acmodate four groups of eight players to participate simultaneously answer, the system has a clear function and countdown functions. The pilation and simulation of the design process, and downloaded to the development system to debug validation, the final pletion Responder design. Key words: EDA；FPGA；Responder目錄摘 要 IAbstract II1 緒論 1 前言 1 1 搶答器的研究現(xiàn)狀 1 系統(tǒng)設(shè)計要求 22 搶答器總體設(shè)計方案 3 系統(tǒng)總體方案設(shè)計 3 FPGA的簡介 3 FPGA的結(jié)構(gòu)與工作原理 4 FPGA的特點 4 FPGA的開發(fā)流程 5 關(guān)于VHDL 73 搶答器的系統(tǒng)設(shè)計方案和主要模塊設(shè)計 9 系統(tǒng)具體方案設(shè)計 9 主要模塊設(shè)計 10 組別判斷模塊 10 搶答判別模塊 10 倒計時模塊 11 掃描信號產(chǎn)生模塊 11 數(shù)碼管位信號與段信號匹配模塊 12 顯示模塊 12 分頻模塊 134 搶答器的程序設(shè)計與實現(xiàn) 14 組別判斷模塊程序設(shè)計與仿真 14 搶答判別模塊程序設(shè)計與仿真 15 倒計時模塊程序設(shè)計與仿真 18 掃描信號產(chǎn)生模塊程序設(shè)計與仿真 20 數(shù)碼管位信號與段信號匹配模塊程序設(shè)計與仿真 21 顯示模塊程序設(shè)計與仿真 22 分頻模塊程序設(shè)計 23 頂層電路的設(shè)計與仿真 245 結(jié)論 25致 謝 26參考文獻(xiàn) 27附錄Ⅰ 系統(tǒng)原理圖 28附錄Ⅱ 源程序清單 29IV1 緒論 前言搶答器在各種智力競賽中經(jīng)常被使用到，也有些電視節(jié)目利用搶答器來提高節(jié)目的可看性，調(diào)動觀眾的參與熱情。該搶答器可以容納四組八位選手同時參與搶答，系統(tǒng)具有清零功能和倒計時功能。近年來電子技術(shù)得到迅速發(fā)展，使得電子系統(tǒng)的設(shè)計者利用EDA軟件，就可以獨立設(shè)計所需的專用集成電路（ASIC）器件，現(xiàn)在利用現(xiàn)場可編輯邏輯門陣列（簡稱FPGA）制作的搶答器，不僅制作過程簡單，而且準(zhǔn)確性也更高。摘 要隨著計算機技術(shù)和電子技術(shù)的迅速發(fā)展，現(xiàn)在的搶答器的功能越來越強，準(zhǔn)確性和可靠性也越來越高。大部分傳統(tǒng)的搶答器都是基于數(shù)字電路構(gòu)成的，不僅制作過程復(fù)雜，而且可靠性和準(zhǔn)確性較低，還有成品面積大，安裝、維護(hù)困難等問題。本設(shè)計的主芯片是EP2C35F672C8，系統(tǒng)由組別判斷電路、分頻電路、倒計時電路、搶答判別電路、掃描信號產(chǎn)生電路、信號匹配電路和顯示電路組成。經(jīng)編譯和仿真所設(shè)計的程序，并下載到開發(fā)系統(tǒng)上進(jìn)行調(diào)試驗證，最終完成搶答器的設(shè)計。搶答器要求能準(zhǔn)確判斷和顯示第一搶答信號并進(jìn)行鎖存，為了保證各種智力競賽、比賽的準(zhǔn)確性和公正性，對搶答器的研究有著其重要的意義。其中以數(shù)字電路系統(tǒng)設(shè)計的電路規(guī)模更大，集成度更高，而且設(shè)計周期較短，靈活性也更強，面對不同的用戶，能很方便地修改和迅速升級。因此，EDA技術(shù)已經(jīng)成為現(xiàn)代電子設(shè)計工程師必須掌握的技術(shù)。鞏固和運用在電子技術(shù)基礎(chǔ)等課程中所學(xué)理論知識，提高自己的自學(xué)能力和動手能力，為以后從事相關(guān)工作打下基礎(chǔ)。因此，研究基于FPGA的多路搶答器，有著非?，F(xiàn)實的意義。但目前所使用的搶答器實現(xiàn)方案主要有兩種實現(xiàn)方案：一種是用單片機，單片機具有實現(xiàn)起來比較靈活的特點，但是如果搶答組數(shù)太多，會存在I/O口不足的問題；另一種是利用小規(guī)模數(shù)字邏輯芯片和觸發(fā)器來實現(xiàn)，這種方法雖然設(shè)計思路相對簡單，但是電路可靠性比較低，而且實現(xiàn)起來也比較復(fù)雜。它的出現(xiàn)使電子系統(tǒng)的設(shè)計更加方便，同時使應(yīng)用系統(tǒng)向著更小型化，更快速，重量更輕的方向發(fā)展。 系統(tǒng)設(shè)計要求本設(shè)計的主要任務(wù)是設(shè)計并實現(xiàn)基于FPGA的多路搶答器。設(shè)置搶答使能信號，當(dāng)此信號有效時，系統(tǒng)允許搶答。系統(tǒng)復(fù)位后，可以開始進(jìn)行搶答并進(jìn)行20秒倒計時，若有參賽者按下?lián)尨痖_關(guān)，則搶答器能判斷出第一搶答者并顯示該組組號，同時使其他組參賽者的搶答按鍵無效。系統(tǒng)具有清零復(fù)位功能。2 搶答器總體設(shè)計方案 系統(tǒng)總體方案設(shè)計本設(shè)計主要實現(xiàn)判斷第一搶答者，搶答倒計時和顯示組號等功能。 FPGA的簡介FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在20世紀(jì)80年代中期發(fā)展起來的一種可編程器件[1]。FPGA中可以包含幾萬至幾百萬的LUT和觸發(fā)器，所以它能實現(xiàn)的系統(tǒng)功能更強也更復(fù)雜。通過開發(fā)設(shè)計，上至CPU，下至簡單的門電路設(shè)計都可以使用FPGA來實現(xiàn)。FPGA掉電后數(shù)據(jù)就會消失，所以每一片F(xiàn)PGA芯片都需要配置一片EPROM芯片，只要將程序下載到EPROM中，上電后會自動加載到FPGA芯片中，所以，F(xiàn)PGA無需專門的FPGA編程器，使用通用的EPROM編程器就行。 FPGA的結(jié)構(gòu)與工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念[2]，它主要由可編程邏輯模塊CLB（Configurable Logic Block）、可編程輸入/輸出模塊IOB（Input Output Block）和可編程內(nèi)部連線PI（Programmable Interconnect）這三部分組成。構(gòu)成CLB的基礎(chǔ)是邏輯單元LC（Logic Cell），一個LC中包括4個輸入LUT、進(jìn)位及控制邏輯和一個D觸發(fā)器。 可編程內(nèi)部連線PI由可編程開關(guān)矩陣與各種長度的金屬連線組成，可通過編程，將內(nèi)部可編程邏輯塊之間及可編程邏輯塊與可編程輸入/輸出塊之間相互連接起來，F(xiàn)PGA芯片內(nèi)部有著豐富的布線資源， 可以滿足各種復(fù)雜系統(tǒng)的需要。在FPGA中，LUT和數(shù)據(jù)選擇器的主要作用是實現(xiàn)組合邏輯功能，而觸發(fā)器是實現(xiàn)時序邏輯功能的基本電路。 FPGA的特點FPGA的基本特點有以下幾個方面： （1）采用FPGA設(shè)計ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。（3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。（5) FPGA采用高速CMOS工藝，實現(xiàn)了功耗低的要求，可以與CMOS、TTL電平兼容。采用FPGA技術(shù)可以降低開發(fā)成本、縮短開發(fā)周期、簡化設(shè)計文檔管理、提高電子系統(tǒng)設(shè)計的自動化程度，設(shè)計者擁有完全的自主權(quán)，設(shè)計的系統(tǒng)具有良好的可移植性與可測試性，為系統(tǒng)開發(fā)提供可靠保證。 FPGA的開發(fā)流程FPGA的開發(fā)流程是利用EDA開發(fā)軟件和編程工具對FPGA芯片進(jìn)行開發(fā)的過程。對于較大規(guī)模的設(shè)計一般采用自上向下