【正文】 D C=39。AND B=39。 ELSIF (A=39。039。039。139。039。139。139。039。139。 STATES=W1。 D1=39。 C1=39。 B1=39。) THEN A1=39。AND D=39。AND C=39。AND B=39。 THEN IF (A=39。EVENT AND CLK=39。039。039。039。039。 THEN STATES=0000。鑒別鎖存電路可以由VHDL程序來(lái)實(shí)現(xiàn)，以下是一斷鑒別鎖存的VHDL程序： BEGIN PROCESS(CLK) IS BEGIN IF CLR=39。本模塊采用74HC373芯片，一開始，當(dāng)所有開關(guān)均未按下時(shí)，鎖存器輸出全為高電平，經(jīng)８輸入與非門和非門后的反饋信號(hào)仍為高電平，該信號(hào)作為鎖存器使能端控制信號(hào)，使鎖存器處于等待接收觸發(fā)輸入狀態(tài)；當(dāng)任一開關(guān)按下時(shí)，輸出信號(hào)中必有一路為低電平，則反饋信號(hào)變?yōu)榈碗娖?，鎖存器剛剛接收到的開關(guān)被鎖存，這時(shí)其它開關(guān)信息的輸入將被封鎖。 鑒別鎖存模塊的關(guān)鍵是準(zhǔn)確判斷出第一搶答者并將其鎖存，實(shí)現(xiàn)的方法可使用觸發(fā)器或鎖存器，在得到第一信號(hào)后將輸入封鎖，使其它組的搶答信號(hào)無(wú)效。 根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為四個(gè)主要模塊：鑒別鎖存模塊,答題計(jì)時(shí)模塊,計(jì)分電路模塊,掃描顯示模塊。所以，即使在遠(yuǎn)離門級(jí)的高層次（即使設(shè)計(jì)尚未完成時(shí)），設(shè)計(jì)者就能夠?qū)φ麄€(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。（五）靈活性VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語(yǔ)句和庫(kù)函數(shù)。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。（三）獨(dú)立性VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)。它可以從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)。VHDL是一種設(shè)計(jì)、仿真和綜合的標(biāo)準(zhǔn)硬件描述語(yǔ)言。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)。應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡(jiǎn)稱93版）。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。 硬件描述語(yǔ)言——VHDL VHDL的簡(jiǎn)介本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。 EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。在初始狀態(tài)時(shí)，各組計(jì)分給出一個(gè)固定的值并將它掃描顯示在屏幕上，當(dāng)計(jì)分或者要顯示的數(shù)據(jù)發(fā)生變化時(shí)，再次掃描并顯示出來(lái)。第三者組搶答完畢后，由主持人打分，答對(duì)一次加10分階段，錯(cuò)則減10分。（3）具有計(jì)分功能。在主持人對(duì)搶答組別進(jìn)行確認(rèn)，并給出倒計(jì)時(shí)計(jì)數(shù)開始信號(hào)以后，搶答者開始回答問(wèn)題。（2）具有計(jì)分功能。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。把各個(gè)模塊整合后，通過(guò)電路的輸入輸出對(duì)應(yīng)關(guān)系連接起來(lái)。 設(shè)計(jì)的基本內(nèi)容本文是設(shè)計(jì)的一個(gè)四路智力競(jìng)賽搶答器，利用VHDL設(shè)計(jì)搶答器的各個(gè)模塊，并使用EDA 工具對(duì)各模塊進(jìn)行仿真驗(yàn)證。本文采用經(jīng)８輸入與非門和非門后的反饋信號(hào)的高電平作為解鎖存，用555定時(shí)器的模型來(lái)倒計(jì)時(shí)，同時(shí)以脈沖信號(hào)來(lái)控制加法器和減法器來(lái)控制搶答過(guò)程中的計(jì)分，應(yīng)用二極管和數(shù)碼顯示管為主要部件來(lái)設(shè)計(jì)掃描顯示器。 設(shè)計(jì)的目的 本次設(shè)計(jì)的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，了解并掌握VHDL硬件描述語(yǔ)言的設(shè)計(jì)方法和思想，通過(guò)學(xué)習(xí)的VHDL語(yǔ)言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)，學(xué)習(xí)VHDL基本單元電路的綜合設(shè)計(jì)應(yīng)用。這部分搶答器已相當(dāng)成熟, 但功能越多的電路相對(duì)來(lái)說(shuō)就越復(fù)雜, 且成本偏高, 故障高, 顯示方式簡(jiǎn)單( 有的甚至沒(méi)有顯示電路) , 無(wú)法判斷提前搶按按鈕的行為, 不便于電路升級(jí)換代。 智力競(jìng)賽搶答器 第33頁(yè) 共27頁(yè) 1 引言無(wú)論是在學(xué)校、工廠、軍隊(duì)還是益智性電視節(jié)目, 都會(huì)舉辦各種各樣的智力競(jìng)賽, 都會(huì)用到搶答器。目前市場(chǎng)上已有各種各樣的智力競(jìng)賽搶答器, 但絕大多數(shù)是早期設(shè)計(jì)的, 以模擬電路、數(shù)字電路或者模擬電路與數(shù)字電路相結(jié)合的產(chǎn)品。本設(shè)計(jì)就是基于VHDL設(shè)計(jì)的一個(gè)智力競(jìng)賽搶答器盡量使競(jìng)賽真正達(dá)到公正、公平、公開。通過(guò)對(duì)智力競(jìng)賽搶答器的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)課程，理論聯(lián)系實(shí)際，提高設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工作能力。通過(guò)課程設(shè)計(jì)深入理解VHDL語(yǔ)言的精髓和掌握運(yùn)用所學(xué)的知識(shí)，達(dá)到課程設(shè)計(jì)的目標(biāo)。智力競(jìng)賽搶答器的設(shè)計(jì)分為四個(gè)模塊：鑒別鎖存模塊；答題計(jì)時(shí)模塊；搶答計(jì)分模塊以及掃描顯示模塊。設(shè)計(jì)成一個(gè)有如下功能的搶答器：（1）具有第一搶答信號(hào)的鑒別鎖存功能。同時(shí)電路處于自鎖狀態(tài)，使其他組的搶答器按鈕不起作用。在初始狀態(tài)時(shí)，主持人可以設(shè)置答題時(shí)間的初始值。此時(shí)，顯示器從初始值開始計(jì)時(shí)，計(jì)至0時(shí)停止計(jì)數(shù)。在初始狀態(tài)時(shí)，主持人可以給每組設(shè)置初始分值。 （4）掃描顯示功能。2 EDA、VHDL簡(jiǎn)介 EDA技術(shù)利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程在計(jì)算機(jī)上自動(dòng)處理完成。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。EDA 設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。VHDL比其它硬件描述語(yǔ)言相比有以下優(yōu)點(diǎn)： （1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。（2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。（一）功能強(qiáng)大VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)。并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成。（二）可移植性VHDL語(yǔ)言是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，其設(shè)計(jì)描述可以為不同的EDA工具支持。此外，通過(guò)更換庫(kù)再重新綜合很容易移植為ASIC設(shè)計(jì)。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。（四）可操作性由于VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。使其在任何大系統(tǒng)的設(shè)計(jì)中，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。3 設(shè)計(jì)規(guī)劃過(guò)程因?yàn)樵O(shè)計(jì)的是四路搶答器，所以系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口LEDA、LEDB、LEDC、LEDD，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。 第四組 …… 第一組掃描顯示揚(yáng)聲器組別顯示主持人復(fù)位時(shí)間到搶答信號(hào)計(jì) 分 電 路答題計(jì)時(shí)電路 第一信號(hào)輸出第一信號(hào)鑒別,鎖存加分復(fù)位減分 系統(tǒng)框圖搶答器中各個(gè)模塊由VHDL實(shí)現(xiàn)后，利用EDA工具對(duì)各模塊進(jìn)行了時(shí)序仿真（Timing Simulation），其目的是通過(guò)時(shí)序可以更清楚的了解程序的工作過(guò)程。形成第一搶答信號(hào)后，用編碼、譯碼及數(shù)碼顯示電路顯示第一搶答者的組別，控制揚(yáng)聲器發(fā)出音響，并啟動(dòng)答題計(jì)時(shí)電路。由此可見，觸發(fā)鎖存電路具有時(shí)序電路的特征，是實(shí)現(xiàn)搶答器功能的關(guān)鍵。039。 A1=39。B1=39。C1=39。D1=39。 ELSIF CLK39。139。039。139。139。139。139。039。039。039。 ELSIF (A=39。AND B=39。AND C=39。AND D=39。) THEN