【正文】 因?yàn)樵O(shè)計(jì)的是四路搶答器，所以系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口LEDA、LEDB、LEDC、LEDD，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。（四）可操作性由于VHDL具有類(lèi)屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變端口類(lèi)屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。此外，通過(guò)更換庫(kù)再重新綜合很容易移植為ASIC設(shè)計(jì)。并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成。（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。（2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程在計(jì)算機(jī)上自動(dòng)處理完成。 （4）掃描顯示功能。此時(shí)，顯示器從初始值開(kāi)始計(jì)時(shí)，計(jì)至0時(shí)停止計(jì)數(shù)。同時(shí)電路處于自鎖狀態(tài)，使其他組的搶答器按鈕不起作用。智力競(jìng)賽搶答器的設(shè)計(jì)分為四個(gè)模塊：鑒別鎖存模塊；答題計(jì)時(shí)模塊；搶答計(jì)分模塊以及掃描顯示模塊。通過(guò)對(duì)智力競(jìng)賽搶答器的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)課程，理論聯(lián)系實(shí)際，提高設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工作能力。目前市場(chǎng)上已有各種各樣的智力競(jìng)賽搶答器, 但絕大多數(shù)是早期設(shè)計(jì)的, 以模擬電路、數(shù)字電路或者模擬電路與數(shù)字電路相結(jié)合的產(chǎn)品。這部分搶答器已相當(dāng)成熟, 但功能越多的電路相對(duì)來(lái)說(shuō)就越復(fù)雜, 且成本偏高, 故障高, 顯示方式簡(jiǎn)單( 有的甚至沒(méi)有顯示電路) , 無(wú)法判斷提前搶按按鈕的行為, 不便于電路升級(jí)換代。本文采用經(jīng)８輸入與非門(mén)和非門(mén)后的反饋信號(hào)的高電平作為解鎖存，用555定時(shí)器的模型來(lái)倒計(jì)時(shí)，同時(shí)以脈沖信號(hào)來(lái)控制加法器和減法器來(lái)控制搶答過(guò)程中的計(jì)分，應(yīng)用二極管和數(shù)碼顯示管為主要部件來(lái)設(shè)計(jì)掃描顯示器。把各個(gè)模塊整合后，通過(guò)電路的輸入輸出對(duì)應(yīng)關(guān)系連接起來(lái)。（2）具有計(jì)分功能。（3）具有計(jì)分功能。在初始狀態(tài)時(shí)，各組計(jì)分給出一個(gè)固定的值并將它掃描顯示在屏幕上，當(dāng)計(jì)分或者要顯示的數(shù)據(jù)發(fā)生變化時(shí)，再次掃描并顯示出來(lái)?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡(jiǎn)稱(chēng)93版）。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。（3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)。VHDL是一種設(shè)計(jì)、仿真和綜合的標(biāo)準(zhǔn)硬件描述語(yǔ)言。（三）獨(dú)立性VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)。（五）靈活性VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語(yǔ)句和庫(kù)函數(shù)。 根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為四個(gè)主要模塊：鑒別鎖存模塊,答題計(jì)時(shí)模塊,計(jì)分電路模塊,掃描顯示模塊。本模塊采用74HC373芯片，一開(kāi)始，當(dāng)所有開(kāi)關(guān)均未按下時(shí)，鎖存器輸出全為高電平，經(jīng)８輸入與非門(mén)和非門(mén)后的反饋信號(hào)仍為高電平，該信號(hào)作為鎖存器使能端控制信號(hào)，使鎖存器處于等待接收觸發(fā)輸入狀態(tài)；當(dāng)任一開(kāi)關(guān)按下時(shí)，輸出信號(hào)中必有一路為低電平，則反饋信號(hào)變?yōu)榈碗娖剑i存器剛剛接收到的開(kāi)關(guān)被鎖存，這時(shí)其它開(kāi)關(guān)信息的輸入將被封鎖。 THEN STATES=0000。039。039。 THEN IF (A=39。AND C=39。) THEN A1=39。 C1=39。 STATES=W1。039。139。139。039。AND B=39。AND D=39。 B1=39。 D1=39。139。139。039。039。 ELSE A1=39。 C1=39。 STATES=0000。 END ARCHITECTURE ART。計(jì)時(shí)器從規(guī)定的時(shí)間倒計(jì)時(shí)，計(jì)時(shí)為零時(shí)計(jì)時(shí)結(jié)束。計(jì)時(shí)電路可以由VHDL程序來(lái)實(shí)現(xiàn)，以下是一斷計(jì)時(shí)的VHDL程序： BEGIN IF CLR=39。 ELSIF clock39。039。 。039。 END IF。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN TMPA:=0000。139。 TMPB:=DB。 IF TMPB=0000 THEN TMPB:=1001。 END IF。 QB=TMPB。 答題計(jì)時(shí)仿真圖時(shí)序仿真分析：CLK為輸入時(shí)鐘信號(hào)，LDN為輸入信號(hào)，表示開(kāi)始答題，：當(dāng)選手開(kāi)始答題的時(shí)候，CLK輸入時(shí)鐘脈沖信號(hào)，開(kāi)始記時(shí)間，當(dāng)選手答題完畢后，記時(shí)結(jié)束，如若在規(guī)定時(shí)間內(nèi)沒(méi)完成答題，則表示答題失敗。個(gè)位電路始終顯示為0所以將它直接接顯示器的個(gè)位，再把十位的看成個(gè)位加減，依此類(lèi)推。EVENT AND clk=39。 THEN POINTS_A1:=0000。 ELSIF ADD=39。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。 else t:=0。 END IF。 DD1=POINTS_D1。 計(jì)分電路仿真圖時(shí)序仿真分析：RST為輸入控制信號(hào)，用來(lái)復(fù)位，ADD為輸入信號(hào)，表示答對(duì)一題加分，CHOSE輸入信號(hào)，用來(lái)選擇選手，AA2，AA1，AA0，BB2，BB1，BB0為輸出信號(hào)，表示記分的結(jié)果，：選擇A選手答題，如答對(duì)，則輸出A2為1，如答錯(cuò)，則輸出A1為1，如沒(méi)答，則輸出A0為0。顯示部分采用動(dòng)態(tài)掃描4 位LED 顯示接口電路, LED 動(dòng)態(tài)顯示是單片機(jī)中應(yīng)用最為廣泛的一種顯示方式, 其接口電路是把所有顯示器的8 個(gè)筆劃段a~dp 同名端并聯(lián)在一起, 而每一個(gè)顯示器的公共極COM是各自獨(dú)立地受I/O 線(xiàn)控制, CPU 的字段輸出口送出字形碼時(shí), 所有顯示器由于同名端并連接收到相同的字形碼, 但究竟哪個(gè)顯示器亮, 則取決于COM端, 而這一端是由I/O 控制的, 所以就可以自行決定何時(shí)顯示哪一位了, 在輪流點(diǎn)亮掃描過(guò)程中, 每位顯示器的點(diǎn)亮?xí)r間表是極為短暫的, 但由于人的視覺(jué)暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實(shí)際上各位顯示器并非同時(shí)點(diǎn)亮, 但只要掃描速度足夠快, 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù), 不會(huì)有閃爍感。) then t:=t+1。 seg=A1。 seg=C1。 seg=JSXS1。 seg=0000000。end rtl。通過(guò)本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性所在。在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過(guò)這次設(shè)計(jì)和設(shè)計(jì)中遇到的問(wèn)題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。如果沒(méi)有她嚴(yán)謹(jǐn)細(xì)致、一絲不茍地批閱和指正，本文很難在這個(gè)短時(shí)間內(nèi)完成。 CLR:IN STD_LOGIC。039。EVENT AND CP=39。 END IF。 USE 。 END YMQ。2 when 0011 =DOUT7=0110000。6 when 0111 =DOUT7=1111000。 END CASE。use 。 A1:in std_logic_vector(6 downto 0)。 ZBXS:in std_logic_vector(6 downto 0)。 輸出7位seg數(shù)據(jù)； segcs : out std_logic_vector(7 downto 0))。定時(shí)1MSbegin if clk39。 if t10000 then clk_fresh=39。 else t:=0。 end if。event and clk_fresh=39。 seg=ZBXS。 seg=B1。 seg=D1。 seg=JSXS2。 end if。 USE 。 A1,