【正文】 END PROCESS FP_PROC。 ELSE CLK1=39。 ELSE COUNT=COUNT+1。 CLK1:OUT STD_LOGIC)。USE 。 END CASE。 WHEN 0111= Q =0000111。 WHEN 0011= Q =1001111。END XS。譯碼顯示模塊LIBRARY IEEE。 WHEN OTHERS=Q=1111。END XHPP。USE 。 Q=TMP。EVENT AND CLK=39。 Q:OUT INTEGER RANGE 0 TO 7)。END RTL。 END IF。 LL=0000。HH=HH1。 THEN IF RST=39。039。039。 END JS。USE 。END RTL。 END IF。139。039。139。 LEDD=39。 LEDB=39。 TAG=39。039。039。 Q=0001。 LEDC=39。THEN IF TMP=0111THEN LEDA=39。 ELSIF EN=39。 LEDD=39。 LEDB=39。039。Bamp。 END QDPB。 LEDB : OUT STD_LOGIC。ENTITY QDPB IS PORT ( CLR : IN STD_LOGIC。搶答判別模塊LIBRARY IEEE。 S3=D(0) AND D(1) 。139。 S0,S1,S2,S3:OUT STD_LOGIC )。最后，我要向在百忙之中抽時間對本文進行審閱、評議和參加本人論文答辯的各位老師表示衷心的感謝！謝謝！參考文獻[1] :北京航空航天大學出版社,2005.[2]:清華大學出版社,2010.[3]:機械工業(yè)出版社,2006，2865.[4]葛亞明，彭永豐，:機械工業(yè)出版社,2010.[5]陳忠平，高金定，:電子工業(yè)出版社,2010.[6]周淑閣. FPGA/CPLD系統(tǒng)設計與應用開發(fā). 電子工業(yè)出版社,2011.[7]孟慶海，:西安交通大學出版社,2008.[8](數(shù)字部分)第四版[M].北京:高等教育出版社,2000. 213224. 附錄Ⅰ 系統(tǒng)原理圖附錄Ⅱ 源程序清單組別判斷模塊LIBRARY IEEE。任老師平日里工作繁多，但在我做畢業(yè)設計的每個階段，從查閱資料，設計方案的確定和修改，程序的編寫等過程中都給予了我悉心的指導。畢業(yè)設計是對我以前所學知識的一次很好的總結和實際應用，雖然結束了，但對我的影響是深刻的，它培養(yǎng)了我的自學能力和動手能力，同時我分析問題和解決問題的能力也得到了提高。在這次畢業(yè)設計之前，我對于FPGA只有一些最基本的認識，對VHDL語言更是沒聽說過。5 結論此設計經(jīng)下載到開發(fā)系統(tǒng)上調試，完全符合設計要求。END MIX。039。 END IF。END FP。USE 。 WHEN OTHERS=NULL。 WHEN 0110=Q=1111101。 WHEN 0010=Q=1011011。 Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。 數(shù)碼管位信號與段信號匹配模塊的仿真波形圖由圖中可看出，當SEL[2..0]為“000”時，Q[3..0]輸出D1的數(shù)即倒計時時間信號的高位的BCD碼；當SEL[2..0]為“001”時，Q[3..0]輸出D2的數(shù)即倒計時時間信號的低位的BCD碼；當SEL[2..0]為“010”時，Q[3..0]輸出D3的數(shù)即搶答選手編號的BCD碼；當SEL[2..0]為大于2的數(shù)時，Q[3..0]輸出“1111”。 END CASE。ARCHITECTURE XHPP_BEHAVE OF XHPP IS BEGIN PROCESS(SEL,D1,D2,D3) BEGIN CASE SEL IS WHEN 000=Q=D1。ENTITY XHPP IS PORT (SEL:IN STD_LOGIC_VECTOR (2 DOWNTO 0)。 END XHCS_BEHAVE。 THEN TMP:=TMP+1。ARCHITECTURE XHCS_BEHAVE OF XHCS IS BEGIN PROCESS (CLK) VARIABLE TMP:INTEGER RANGE 0 TO 7。USE 。END RTL。 END IF。 LL=0000。HH=HH1。 THEN IF RST=39。039。039。 END JS。USE 。 倒計時模塊程序設計與仿真。END RTL。 END IF。139。039。139。 LEDD=39。 LEDB=39。 TAG=39。039。039。 Q=0001。 LEDC=39。THEN IF TMP=0111THEN LEDA=39。 ELSIF EN=39。 LEDD=39。 LEDB=39。039。Bamp。 END QDPB。 LEDB : OUT STD_LOGIC。ENTITY QDPB IS PORT ( CLR : IN STD_LOGIC。LIBRARY IEEE。 組別判斷模塊的仿真波形圖搶答信號為低電平有效。 END IF。) THEN S0=A(0) AND A(1) 。END ZBPD。USE 。 數(shù)碼管位信號與段信號匹配模塊的符號 譯碼顯示模塊譯碼顯示模塊的實質是一個LED共陽極顯示模塊的譯碼器，其作用是將輸入的BCD碼轉換成可供數(shù)碼管直接顯示用的七段碼。 倒計時模塊的符號 掃描信號產生模塊掃描信號產生模塊的主要作用是產生掃描信號，它不僅能作為多位數(shù)碼管顯示的位選信號，還能作為數(shù)碼管顯示相應位的段碼掃描信號。在每一輪搶答開始之前，都要使用復位清零信號CLR，使電路恢復初始狀態(tài)。該模塊輸入信號有時鐘信號CLK（1KHz）、四組按鍵A[1..0]、B[1..0]、C[1..0]、D[1..0]，輸出信號為每一組的搶答信號S0、SSS3。如果復位信號CLR有效，則會清除上一輪搶答的結果，使電路恢復到初始狀態(tài)，以便重新開始新一輪搶答。其中，組別判斷電路是對每一位參賽者的組號進行判斷，搶答判別電路主要完成對最快搶答者的判斷功能；倒計時電路對搶答進行20秒倒計時；分頻電路是為了得到1Hz的時鐘信號；掃描信號產生電路產生的掃描信號除了能作為多位數(shù)碼管顯示的位選信號外還能作為多位數(shù)碼管顯示相應位的段碼掃描信號；數(shù)碼管位信號與段信號匹配電路是將多位七段數(shù)碼管相應位位信號和段信號進行匹配以正確顯示組號和倒計時時間信號；譯碼顯示電路則是顯示搶答器的狀態(tài)。3. VHDL具有很強的移植能力由于VHDL是使用最多的硬件描述語言之一，各大EDA公司研制的FPGA開發(fā)工具都支持VHDL，這樣VHDL可以在不同綜合工具、模擬工具和開發(fā)平臺之間互相移植。 關于VHDLVHDL是一種硬件描述語言，它的全名是VeryHighSpeed Integrated Circuit Hardware Description Language，它起源于美國政府于1980年啟動的超高速集成電路計劃，1983年由美國國防部發(fā)起創(chuàng)建，后經(jīng)美國電氣和電子工程師協(xié)會進一步發(fā)展，目前，它已成為開發(fā)設計中使用最多的硬件描述語言之一，是電子工程領域中通用的硬件描述語言并廣泛應用于電子設計領域。在設計的優(yōu)化處理過程中，編譯器對設計輸入文件進行邏輯化簡、綜合優(yōu)化、并適當?shù)赜靡黄蚨嗥骷詣舆M行適配，最后產生編程用的編程文件。（2） 硬件描述語言設計輸入方式這種設計輸入方式是大型或復雜設計工程中最常用的，現(xiàn)在最流行也是最常用的HDL有VHDL和Verilog HDL兩種。最常用的方法有以下兩種。本次多路搶答器系統(tǒng)采用的是自下向上設計方法。 FPGA的開發(fā)流程FPGA的開發(fā)流程是利用EDA開發(fā)軟件和編程工具對FPGA芯片進行開發(fā)的過程。（5) FPGA采用高速CMOS工藝，實現(xiàn)了功耗低的要求，可以與CMOS、TTL電平兼容。 FPGA的特點FPGA的基本特點有以下幾個方面： （1）采用FPGA設計ASIC電路(專用集成電路)，用戶不需要投片生產，就能得到合用的芯片。 可編程內部連線PI由可編程開關矩陣與各種長度的金屬連線組成，可通過編程，將內部可編程邏輯塊之間及可編程邏輯塊與可編程輸入/輸出塊之間相互連接起來，F(xiàn)PGA芯片內部有著豐富的布線資源， 可以滿足各種復雜系統(tǒng)的