【正文】 需要。 FPGA的結(jié)構(gòu)與工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念[2]，它主要由可編程邏輯模塊CLB（Configurable Logic Block）、可編程輸入/輸出模塊IOB（Input Output Block）和可編程內(nèi)部連線PI（Programmable Interconnect）這三部分組成。通過開發(fā)設(shè)計，上至CPU，下至簡單的門電路設(shè)計都可以使用FPGA來實現(xiàn)。 FPGA的簡介FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在20世紀(jì)80年代中期發(fā)展起來的一種可編程器件[1]。系統(tǒng)具有清零復(fù)位功能。設(shè)置搶答使能信號，當(dāng)此信號有效時，系統(tǒng)允許搶答。它的出現(xiàn)使電子系統(tǒng)的設(shè)計更加方便，同時使應(yīng)用系統(tǒng)向著更小型化，更快速，重量更輕的方向發(fā)展。因此，研究基于FPGA的多路搶答器，有著非?，F(xiàn)實的意義。因此，EDA技術(shù)已經(jīng)成為現(xiàn)代電子設(shè)計工程師必須掌握的技術(shù)。搶答器要求能準(zhǔn)確判斷和顯示第一搶答信號并進(jìn)行鎖存，為了保證各種智力競賽、比賽的準(zhǔn)確性和公正性，對搶答器的研究有著其重要的意義。本設(shè)計的主芯片是EP2C35F672C8，系統(tǒng)由組別判斷電路、分頻電路、倒計時電路、搶答判別電路、掃描信號產(chǎn)生電路、信號匹配電路和顯示電路組成。摘 要隨著計算機(jī)技術(shù)和電子技術(shù)的迅速發(fā)展，現(xiàn)在的搶答器的功能越來越強(qiáng)，準(zhǔn)確性和可靠性也越來越高。該搶答器可以容納四組八位選手同時參與搶答，系統(tǒng)具有清零功能和倒計時功能。 現(xiàn)在計算機(jī)技術(shù)和電子技術(shù)正在高速發(fā)展，而集成電路的生產(chǎn)工藝也不斷提高，這使得電子產(chǎn)品的更新?lián)Q代越來越快。通過查閱資料，理論設(shè)計，軟件編程、調(diào)試等過程，了解和掌握利用FPGA芯片設(shè)計一個系統(tǒng)的一般方法。 搶答器的研究現(xiàn)狀搶答器一直廣泛應(yīng)用于各種知識或智力競賽場合。 它的出現(xiàn)很大程度上減輕了設(shè)計者的工作強(qiáng)度，并且提高了電子系統(tǒng)的設(shè)計效率。設(shè)置倒計時信號，當(dāng)它為高電平時，系統(tǒng)進(jìn)行20秒倒計時，當(dāng)它為低電平時，倒計時停止。當(dāng)清零復(fù)位信號有效時，搶答器對前一輪搶答的結(jié)果進(jìn)行清零，恢復(fù)為初始狀態(tài)。與PAL（Programmable Array Logic，可編程陣列邏輯）、GAL（Generic Array Logic，通用邏輯陣列）和CPLD（Complex Programmable Logic Device，復(fù)雜可編程邏輯器件）等器件相比，它具有最高的集成度，最豐富的特性和最高的性能。FPGA作為一種新型的高密度可編程邏輯器件，它采用互補(bǔ)金屬氧化物半導(dǎo)體CMOS（Complementary Metal Oxide Semiconductor）工藝制成，所以它的功耗很低。可編程邏輯塊CLB是FPGA實現(xiàn)用戶功能的基本邏輯單元。FPGA芯片的設(shè)計原理主要是采用查找表來實現(xiàn)邏輯函數(shù)。（2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。通常，F(xiàn)PGA的設(shè)計方法有兩種，包括自下向上設(shè)計和自上向下設(shè)計。FPGA的開發(fā)流程一般包括設(shè)計準(zhǔn)備、設(shè)計輸入、功能仿真、優(yōu)化處理、時序仿真、器件編程和下載驗證等步驟[3]。（1） 原理圖輸入方式這是FPGA設(shè)計的基本方法之一，幾乎所有的設(shè)計環(huán)境都提供使用原理圖輸入方式。這種輸入方式通用性好，移植性強(qiáng)，同時語言的公開可利用性也便于大規(guī)模系統(tǒng)的設(shè)計，它還具有很強(qiáng)的邏輯描述和仿真功能，效率較高。時序仿真也叫后仿真，它是在選擇了具體器件并完成布局、布線后進(jìn)行的時序關(guān)系仿真。與其他硬件描述語言相比，VHDL具有以下優(yōu)點：1. VHDL具有較強(qiáng)的行為描述能力VHDL可用于從門級、電路級、系統(tǒng)級的描述，支持層次化設(shè)計[6]。4. VHDL具有豐富的仿真語句和庫函數(shù)VHDL使得在系統(tǒng)設(shè)計的過程中，能實時的對系統(tǒng)進(jìn)行仿真，這樣就能很方便的隨時檢驗系統(tǒng)的功能可行性。因此，電子搶答器的輸入信號包括時鐘信號CLK，復(fù)位信號CLR，搶答器使能信號EN，八個參賽者的搶答按鈕A0、AB0、BC0、CD0、D1，報警信號M還有LED位信號和LED段信號。 主要模塊設(shè)計該系統(tǒng)主要由組別判斷模塊、倒計時模塊、搶答判別模塊、數(shù)碼管位信號與段信號匹配模塊、掃描信號產(chǎn)生模塊、譯碼顯示模塊和分頻模塊組成。 組別判斷模塊的符號 搶答判別模塊 搶答判別模塊具有第一搶答信號的鑒別和鎖存功能，在進(jìn)行鎖存的同時，對搶答狀態(tài)進(jìn)行顯示。 搶答判別模塊的符號 倒計時模塊 倒計時模塊的主要作用是進(jìn)行搶答倒計時。該模塊的輸入信號為時鐘信號CLK（1KHz），輸出信號為產(chǎn)生的掃描信號Q[2..0]。 譯碼顯示模塊的符號其中D[3..0]為輸入的BCD碼，Q[6..0]為輸出的七段碼，它將輸入的BCD碼譯碼顯示為十進(jìn)制數(shù)字的0~9。ENTITY ZBPD IS PORT(CLK:IN STD_LOGIC。ARCHITECTURE ABV OF ZBPD IS BEGIN PROCESS(CLK) BEGIN IF(CLK39。 S1=B(0) AND B(1) 。 END PROCESS。圖中只有當(dāng)同組的兩個參賽者都輸出高電平時，該組的輸出信號才為高電平。 USE 。 EN : IN STD_LOGIC。 LEDC : OUT STD_LOGIC。ARCHITECTURE RTL OF QDPB IS SIGNAL TMP:STD_LOGIC_VECTOR(3 DOWNTO 0)。Camp。THEN Q=0000。039。039。139。139。039。 TAG=39。 LEDB=39。 LEDD=39。139。039。039。 ELSIF TMP=1110THEN LEDA=39。 LEDC=39。 Q=0100。 END IF。開始Y清零信號是否有效？各信號復(fù)位N開關(guān)信號是否有效？YN開始倒計時停止倒計時 倒計時模塊的程序流程圖倒計時模塊程序如下：LIBRARY IEEE。ENTITY JS IS PORT ( CLK,CLR,RST : IN STD_LOGIC。ARCHITECTURE RTL OF JS IS SIGNAL HH:STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN LL=1001。 ELSIF CLK39。139。 IF HH=0000 AND LL=0000 THEN M=39。 END IF。 TH=HH。 。ENTITY XHCS IS PORT (CLK:IN STD_LOGIC。 BEGIN IF CLK39。 END IF。 D1,D2,D3:IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 WHEN 001=Q=D2。 END PROCESS。 譯碼顯示模塊程序設(shè)計與仿真譯碼顯示模塊程序如下：LIBRARY IEEE。END XS。 WHEN 0011=Q=1001111。 WHEN 0111=Q=0000111。 END CASE。 譯碼顯示模塊的仿真波形圖由圖中可看出，該模塊能正確顯示0~9這十個數(shù)字。USE 。ARCHITECTURE MIX OF FP ISSIGNAL COUNT :INTEGER RANGE 0 TO 49999999。 IF COUNT24999999 THENCLK1=39。 END IF。該模塊作用是將50MHz的時鐘信號轉(zhuǎn)換為1Hz的時鐘信號。經(jīng)過兩個多月時間的努力，我終于完成了基于FPGA的多路搶答器的設(shè)計。從設(shè)計開始，我查閱了很多資料，自學(xué)了關(guān)于FPGA和VHDL的相關(guān)知識，將QuartusII軟件下載下來自己不斷摸索，同時，遇到問題向老師和同學(xué)門請教，也讓我受益匪淺。，讓我對所學(xué)的一些專業(yè)知識有了更深的理解，使我的理論知識與實踐充分地結(jié)合，為以后的工作做好準(zhǔn)備。任老師有著深厚的理論水平，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，和豐富的實踐經(jīng)驗，最可貴的是他會不厭其煩的為我們解決他力所能及的問題。USE 。END ZBPD。) THEN S0=A(0) AND A(1) 。 END IF。 USE 。 EN : IN STD_LOGIC。 LEDC : OUT STD_LOGIC。ARCHITECTURE RTL OF QDPB IS SIGNAL TMP:STD_LOGIC_VECTOR(3 DOWNTO 0)。Camp。THEN Q=0000。039。039。139。139。039。 TAG=39。 LEDB=39。 LEDD=39。139。039。039。 ELSIF TMP=1110THEN LEDA=39。 LEDC=39。 Q=0100。 END IF。倒計時模塊LIB