【正文】 亮；然后是主干道紅燈亮支干道綠燈亮，時(shí)間為20秒,再黃燈閃5秒同時(shí)主干道的紅燈和支干道的綠燈也繼續(xù)亮。交通燈在道路事業(yè)中占有舉足輕重的地位，它直接影響到公路以及市區(qū)內(nèi)的通車質(zhì)量。通過采用信息通信技術(shù)、電子技術(shù)以及其他科學(xué)技術(shù)把它們聯(lián)系起來，并實(shí)現(xiàn)智能化的交通控制才能解決根本問題，交通信息化需要融合科技力量才能使目前的交通問題得到改善。相對(duì)于交通運(yùn)輸工具的飛速發(fā)展，我國交通配套設(shè)施建設(shè)明顯滯后，道路安全網(wǎng)絡(luò)、道路標(biāo)識(shí)、交通指揮中心仍然不足。本文以QuartusII 軟件為開發(fā)平臺(tái)，通過VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計(jì)交通燈。通過使用各種EDA工具，用原理圖或硬件描述語言，可以很方便地將復(fù)雜的電路在FPGA中實(shí)現(xiàn)。DEA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，在電子信息，通信，自動(dòng)，控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出，因此本論文研究基于FPGA的交通燈設(shè)計(jì)。交通燈自動(dòng)控制十字路口兩組紅、黃、綠交通燈的狀態(tài)轉(zhuǎn)換，指揮各種車輛和行人安全通行。智能控制智能的交通燈指揮著人們和各種車輛的安全運(yùn)行，實(shí)現(xiàn)紅、黃、綠燈的自動(dòng)指揮是城鄉(xiāng)交通管理現(xiàn)代化的重要課題。關(guān)鍵字：硬件描述語言VHDL。設(shè)計(jì)的智能交通控制系統(tǒng)利用對(duì)相向車道采用不同步的紅綠燈信號(hào)控制方法，能夠減少交通資源浪費(fèi)，大幅提高十字路口的車輛通行效率。...................................錯(cuò)誤！未定義書簽。第三篇：基于FPGA的智能交通燈設(shè)計(jì)題目： 基于FPGA的交通燈控制系統(tǒng)設(shè)計(jì)專 業(yè)：學(xué)生姓名: 學(xué) 號(hào):起迄日期: : 教研室主任：目錄..............................................................1 ................................................1 ..........................................................1 ..........................................................1 ....................................錯(cuò)誤！未定義書簽。endcase endmodule 編譯工程保存文件，將文件放在所建工程所在路徑下 點(diǎn)擊主界面工具欄中的圖標(biāo)也可點(diǎn)擊菜單欄中“Processing”，點(diǎn)擊“Start Compilation”分配關(guān)鍵如下：Clk_50M Input PIN_AD15 LedG_H Output PIN_AD9 LedG_V Output PIN_AJ6 LedR_H Output PIN_AJ7)LedR_V Output PIN_AJ5)LedY_H Output PIN_AD8 LedY_V Output PIN_AK5 Rst Input PIN_AA23 Seg7_HH[6] Output PIN_G1 Seg7_HH[5] Output PIN_H3 Seg7_HH[4] Output PIN_H2 Seg7_HH[3] Output PIN_H1 Seg7_HH[2] Output PIN_J2 Seg7_HH[1] Output PIN_J1 Seg7_HH[0] Output PIN_K3Seg7_HL[6] Seg7_HL[5] Seg7_HL[4] Seg7_HL[3] Seg7_HL[2] Seg7_HL[1] Seg7_HL[0] Seg7_VH[6] Seg7_VH[5] Seg7_VH[4] Seg7_VH[3] Seg7_VH[2] Seg7_VH[1] Seg7_VH[0] Seg7_VL[6] Seg7_VL[5] Seg7_VL[4] Seg7_VL[3] Seg7_VL[2] Seg7_VL[1] Seg7_VL[0] Output Output Output Output Output Output Output Output Output Output Output Output Output Output Output Output Output Output Output Output Output PIN_E4 PIN_F4 PIN_G4 PIN_H8 PIN_H7 PIN_H4 PIN_H6 PIN_AD17 PIN_AF17 7 PIN_AE17 7 PIN_AG16 PIN_AF16 7 PIN_AE16 7 PIN_AG13 PIN_AD12 PIN_AD11 PIN_AF10 8 PIN_AD10 PIN_AH9 8 PIN_AF9 8 PIN_AE8 8燒寫代碼在管腳配置完成后，還需將工程再編譯一次，成功后，點(diǎn)擊主界面工具欄中的亦可點(diǎn)擊主界面菜單欄中“Tools”，點(diǎn)擊“Programmer”進(jìn)入代碼燒寫界面后，點(diǎn)擊“Start”，當(dāng)“Progress”為100%時(shí)，表示燒寫完成，這是可觀察DE270板現(xiàn)象獲得預(yù)期的效果，兩組的信號(hào)紅黃綠燈交替切換，計(jì)數(shù)器記為零時(shí)信號(hào)燈切換狀態(tài)，紅燈35s，黃燈5s，綠燈30s。h0: oSEG = 739。b0001110。end439。[6:0] oSEG。b0000110。439。hd: oSEG = 739。b1000110。439。hb: oSEG = 739。b0001000。//b439。h9: oSEG = 739。b0000000。// lb rb 439。h7: oSEG = 739。b0000010。//m439。h5: oSEG = 739。b0011001。// lt rt439。h3: oSEG = 739。b0100100。//t439。h1: oSEG = 739。endmodulemodule SEG7_LUT input [3:0] iDIG。//30 counter and seg7startreg LedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V。always(posedge Clk_50M or negedge Rst)beginif(!Rst)beginCnt_1HzClk_1Hzendelsebeginif(Cnt_1Hz=25000000)end//div for 1Hzendreg[7:0] Cnt30,CntH,CntV,CntHH,CntVV。//div for 1Hzstartreg Clk_1Hz。output[6:0] Seg7_VH,Seg7_VL,Seg7_HH,Seg7_HL。input Clk_50M,Rst。parameter S4=239。parameter S3=239。parameter S2=239。parameter S1=239。點(diǎn)擊“Finish”，完成工程建立點(diǎn)擊“File”，點(diǎn)擊“New” 選擇“Verilog HDL” 2，點(diǎn)擊主界面工具欄中的 選擇“Verilog HDL”寫入verilog代碼。注意：路徑中不能有中文，工程名也不能有中文。右側(cè)為建立工程界面，點(diǎn)擊next。第二篇：FPGA交通燈實(shí)驗(yàn)報(bào)告交通燈實(shí)驗(yàn)報(bào)告一，實(shí)驗(yàn)?zāi)康膶?shí)現(xiàn)兩路信號(hào)燈交替亮起，并利用兩組數(shù)碼管分別對(duì)兩路信號(hào)進(jìn)行倒計(jì)時(shí)。END PROCESS。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END CASE。END IF。SELOUT NULL。SELOUT BITSEL:=“011”。 THEN CASE BITSEL IS WHEN “000” = BITSEL:=“001”。EVENT AND CLK2=39。ARCHITECTURE behav OF DISPLAY IS BEGIN PROCESS(CLK2)VARIABLE BITSEL : STD_LOGIC_VECTOR(2 DOWNTO 0)。數(shù)碼管段選信號(hào)輸出 SELOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)數(shù)碼管位選信號(hào)輸出)。已計(jì)數(shù)輸入，來自狀態(tài)控制模塊 STATEIN : IN STD_LOGIC_VECTOR(1 DOWNTO 0)。ENTITY DISPLAY IS PORT(CLK2 : IN STD_LOGIC。USE 。END behav。CNTOUTPROCESS(STATE)BEGIN CASE STATE IS WHEN ST0 =狀態(tài)0時(shí)主綠支紅A_LIGHTWHEN ST1 =狀態(tài)1時(shí)主黃支紅A_LIGHTWHEN ST2 =狀態(tài)2時(shí)支綠主紅A_LIGHTWHEN ST3 =狀態(tài)3時(shí)支黃主紅A_LIGHTEND CASE。END CASE。END CASE。ELSESTATEEND IF。ELSESTATE支綠主紅若計(jì)數(shù)滿25s則根據(jù)主支通道的通車情況決定轉(zhuǎn)入下一個(gè)狀態(tài)IF(CNT=GREENB_CNT)THENCASE PASS_STATE_IN ISWHEN “00” = STATEWHEN “01” = STATEWHEN “10” = STATEWHEN “11” = STATEWHEN OTHERS = NULL。WHEN ST1 =主黃支紅若計(jì)數(shù)滿5s則根據(jù)主支通道的通車情況決定轉(zhuǎn)入下一個(gè)狀態(tài)IF(CNT=YELLOWA_CNT)THENCASE PASS_STATE_IN ISWHEN “00” = STATEWHEN “01” = STATEWHEN “10” = STATEWHEN “11” = STATEWHEN OTHERS = NULL。END CASE。139。039。因?yàn)槌跏疾挥?jì)數(shù)，但已過一個(gè)周期，所以初值為1 BEGINPROCESS(CLK1)BEGIN IF CLK139。039。4個(gè)狀態(tài)分別為【主綠支紅45s、主黃支紅5s、支綠主紅25s、支黃主紅5s、】SIGNAL STATE : STATES:=ST0。END ENTITY STATE_CONTROL。支干道紅綠黃燈控制信號(hào) CNTOUT : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)。主支通道的通車情況,低位為支通道高位為主通道，0為無車1為有車A_LIGHT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。支通道黃燈亮的時(shí)間5s PORT(CLK1 : IN STD_LOGIC。主通道黃燈亮的時(shí)間5sGREENB_CNT:INTEGER:=25。ENTITY STATE_CONTROL IS GENERIC(GREENA_CNT:INTEGER:=45。USE 。END ARCHITECTURE behav。中間信號(hào)傳遞亮燈已計(jì)數(shù)時(shí)間BEGIN例化語句U1: STATE_CONTROL PORT MAP(CLK1=CLK1hz,PASS_STATE_IN=PASS_STATE,B_LIGHT=BLIGHT, A_LIGHT=ALIGHT, CNTOUT=MCNT, STATEOUT=MSTATE)。SIGNAL MSTATE : STD_LOGIC_VECTOR(1 DOWNTO 0)。數(shù)碼管段選信號(hào)輸出 SELOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)數(shù)碼管位選信號(hào)輸出)。亮燈已過時(shí)間輸入 STATEIN :