【正文】 號，是該模塊的關鍵信號，通過將它們之間的時序關系通過時序圖反應出來，寫代碼時就可以做到胸有成竹，減少出現(xiàn)邏輯混亂的情況。②、《Altera FPGA/CPLD 設計（高級篇）》：講解了一些高級工具的應用，LogicLock，時序約束很分析，設計優(yōu)化，也講述了一些硬件編程的思想，作為提高用。利用這塊板子我完成了項目中的幾個主要功能：RS232通信，指令譯碼，配置DDS，AD數(shù)據(jù)高速緩存，電子開關狀態(tài)設置等，在實踐中學習起來真的比平時快很多，用到什么學什么動力更大。剛開始我拿了實驗室一塊CPLD的開發(fā)板做練習，熟悉QuartusII的各種功能，比如IP的調(diào)用，各種約束設置，時序分析，Logiclock設計方法等，不過做到后面發(fā)現(xiàn)CPLD的資源不太夠(沒有內(nèi)嵌的RAM、不能用SignalTapII，LE太少等)，而實驗室沒有FPGA開發(fā)板，所以就萌生了自己做FPGA開發(fā)板的意圖，剛好Cadence我也學的差不多了，就花了幾天時間主要研究了FPGA配置電路的設計，在板子上做了Jtag和AS下載口，在做了幾個用戶按鍵和LED，其他的口全部引出作為IO口，電路比較簡單，板子焊好后一調(diào)就通了(心里那個爽啊...)。學習Verilog其實不用看很多書，基本的語法部分大家都一樣，關鍵是要自己會靈活應用，多做練習。但本書對于資源優(yōu)化方面的編程沒有多少涉及到。其實有C語言的基礎，學起Verilog的語言很簡單，關鍵要有并行的概念，所有的module，assign，always都是并行的，這一點與軟件語言有明顯不同。像systemC，systemVerilog之類的應該還在萌芽階段，以后可能會有較大發(fā)展。③、NiosII的學習，熟悉NiosII的開發(fā)流程，熟悉開發(fā)軟件(SOPC,NiosII IDE),了解NiosII的基本結構，設計NiosII開發(fā)板，編寫NiosII C語言程序，調(diào)試板子各模塊功能。廢話不說了，下面進入正題，學習FPGA我主要經(jīng)歷了這么幾個階段：①、Verilog語言的學習，熟悉Verilog語言的各種語法?，F(xiàn)在硬件平臺有了，NiosII也了解的差不多了，終于可以自己編寫一些規(guī)模大一點的程序了。板子回來以后調(diào)試了四五天，(flash工作了，LCD顯示了，RS232通了，USB通了，AD，DA工作了，SDRAM正常了...)，真是每天都有驚喜，每個模塊都編寫了NiosII軟件測試程序，調(diào)試硬件的時候對軟件的運行也更熟悉了。s Handbook④、Quartus II Handbook, Volume 4: SOPC Builder⑤、Quartus II Handbook, Volume 5: Embedded Peripherals看完這些handbook，總算基本明白整個架構，軟硬件設計方法，驅動的編寫等，感覺自己可以編一些嵌入式的程序了，不過雖然前面做的那塊ep2c5的板子支持NiosII系統(tǒng)，不過對于嵌入式設計來說還是顯得單薄了一點，沒有SDRAM，F(xiàn)lash這兩個比較基本的模塊，Ep2C5內(nèi)嵌的RAM太小，程序寫不大，而且每次總要絞盡腦汁優(yōu)化程序代碼大小，很多時候優(yōu)化了后函數(shù)功能會受到限制，不利于初學者，也不利于調(diào)試。剛開始入門是很痛苦的，嵌入式設計需要從硬件到驅動到軟件全部熟悉，硬件系統(tǒng)問題還不是很大(以前做過單片機，DSP等MCU),處理器的架構心里還有點數(shù)，對于驅動和軟件工程，剛開始學習真的很頭痛。到這里，自己最FPGA的學習有一段時間了，練習了很多實例，自己也編寫了不少程序，也有了一些項目經(jīng)驗，算是對FPGA有些了解了。④、在這里也推薦幾個學習FPGA比較好的論壇⑤、其實最好的學習網(wǎng)站莫過于Altera的官方網(wǎng)站，不過很多人一看到英語就不想看，其實上面的英文很簡單，很多時候不敢看是因為對自己沒信心或心靜不下來看。②、《Altera FPGA/CPLD 設計（高級篇）》：講解了一些高級工具的應用，LogicLock，時序約束很分析，設計優(yōu)化，也講述了一些硬件編程的思想，作為提高用。利用這塊板子我完成了項目中的幾個主要功能：RS232通信，指令譯碼，配置DDS，AD數(shù)據(jù)高速緩存，電子開關狀態(tài)設置等，在實踐中學習起來真的比平時快很多，用到什么學什么動力更大。剛開始我拿了實驗室一塊CPLD的開發(fā)板做練習，熟悉QuartusII的各種功能，比如IP的調(diào)用，各種約束設置，時序分析，Logiclock設計方法等，不過做到后面發(fā)現(xiàn)CPLD的資源不太夠(沒有內(nèi)嵌的RAM、不能用SignalTapII，LE太少等)，而實驗室沒有FPGA開發(fā)板，所以就萌生了自己做FPGA開發(fā)板的意圖，剛好Cadence我也學的差不多了，就花了幾天時間主要研究了FPGA配置電路的設計，在板子上做了Jtag和AS下載口，在做了幾個用戶按鍵和LED，其他的口全部引出作為IO口，電路比較簡單，板子焊好后一調(diào)就通了(心里那個爽啊...)。學習Verilog其實不用看很多書，基本的語法部分大家都一樣，關鍵是要自己會靈活應用，多做練習。但本書對于資源優(yōu)化方面的編程沒有多少涉及到。其實有C語言的基礎，學起Verilog的語言很簡單，關鍵要有并行的概念，所有的module，assign，always都是并行的，這一點與軟件語言有明顯不同。像systemC，systemVerilog之類的應該還在萌芽階段，以后可能會有較大發(fā)展。③、NiosII的學習，熟悉NiosII的開發(fā)流程，熟悉開發(fā)軟件(SOPC,NiosII IDE),了解NiosII的基本結構，設計NiosII開發(fā)板，編寫NiosII C語言程序，調(diào)試板子各模塊功能。廢話不說了，下面進入正題，學習FPGA我主要經(jīng)歷了這么幾個階段：①、Verilog語言的學習，熟悉Verilog語言的各種語法。FPGA內(nèi)部器件種類相對較單一，用好模板，你的邏輯才能被高效的綜合成FPGA擅長表達的結構：)做FPGA主要是要有電路的思想，作為初學者，往往對器件可能不是熟悉，那么應該對于數(shù)字電路的知識很熟悉吧，F(xiàn)PGA中是由觸發(fā)器和查找表以及互聯(lián)線等基本結構組成的，其實在我們在代碼里面能夠看到的就是與非門以及觸發(fā)器，不要把verilog和c語言等同起來，根本就是不同的東西，沒有什么可比性，在寫一句程序的時候應該想到出來的是一個什么樣的電路，計數(shù)器 選擇器 三態(tài)門等等，理解時序，邏輯是一拍一拍的東西，在設計初期想的不是很清楚的時候可以畫畫時序圖，這樣思路會更加的清晰，還有就是仿真很重要，不要寫完程序就去往FPGA中去加載，首先要仿真，尤其是對比較大型一點的程序，想像自己是在做asic，是沒有二次機會的，所以一定要把仿真做好，還有很多新手對于語言的學習不知道選vhdl好還是verilog好，個人偏好verilog，當然不是說vhdl不好，反正寫出來的都是電路，那當然就不要在語言的語法上面花太多的功夫了，verilog 言簡意賅assign always cas