【正文】 ETB MOV C, JC FH LCALL MS MOV C, JC FH AJ1:MOV C, JNC AJ1 LCALL MS LCALL DD FH:RET DD:MOV P1,0FFH MOV A,P1 CPL A ANL A,7CH JZ DD LCALL MS MOV A,P1 CPL A ANL A,7CH JZ DD MOV B,A DD1:MOV A,P1 CPL A 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說(shuō)明 書(shū) 第 19 頁(yè) 共 36頁(yè) ANL A,7CH JNZ DD1 LCALL MS MOV A,B JB ,QD JB ,PKEY1 JB ,PKEY2 JB ,PKEY3 JB ,PKEY4 QD:MOV A,37H MOV B,100 MUL AB MOV 44H,A MOV A,36H MOV B,10 MUL AB ADD A,44H ADD A,35H MOV 44H,A MOV A,R5 CLR C SUBB A,44H MOV 45H,A MOV P2,A RET PKEY1:LCALL ZY LJMP DD PKEY2:LCALL YY LJMP DD PKEY3:LCALL JX LJMP DD PKEY4:LCALL ZJ ZY:CJNE R0,37H,ZY1 MOV R0,35H ZYF:LCALL XS RET ZY1:INC R0 SJMP ZYF YY:CJNE R0,35H,YY1 MOV R0,37H YYF:LCALL XS RET YY1:DEC R0 SJMP YYF 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說(shuō)明 書(shū) 第 20 頁(yè) 共 36頁(yè) ZJ:CJNE R0,35H,ZJ1 CJNE R0,09H,ZJ2 MOV R0,00H ZJF:LCALL XS RET ZJ1:CJNE R0,36H,ZJ3 CJNE R0,09H,ZJ2 MOV R0,00H SJMP ZJF ZJ2:INC R0 SJMP ZJF ZJ3:CJNE R0,01H,ZJ2 MOV R0,00H SJMP ZJF JX:CJNE R0,35H,JX1 CJNE R0,00H,JX2 MOV R0,09H JXF:LCALL XS RET JX1:CJNE R0,36H,JX3 CJNE R0,00H,JX2 MOV R0,09H SJMP JXF JX2:DEC R0 SJMP JXF JX3:CJNE R0,00H,JX2 MOV R0,01H SJMP JXF XS:MOV 30H,00H MOV 34H,00H MOV A,40H MOV B,100 DIV AB MOV 33H,A MOV A,B MOV B,10 DIV AB MOV 32H,A MOV 31H,B XS1:MOV R1,30H MOV R2,08H MOV DPTR,TAB XS2:MOV A,R1 MOVC A,A+DPTR 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說(shuō)明 書(shū) 第 21 頁(yè) 共 36頁(yè) MOV SBUF,A JNB TI,$ CLR TI INC R1 DJNZ R2,XS2 RET TAB:DB 11H,0D7H,32H,92H,0D4H,98H,18H,0D3H,10H,90H SERVE:DJNZ R4,SERVE1 MOV R4,0。本次 設(shè)計(jì)制作， 為我們提供了 鍛煉自己 能力的 機(jī)會(huì) ，也使我深切認(rèn)識(shí)到自身知識(shí)能力尚存在許多不足，更讓我們體會(huì)到了電子技術(shù)與設(shè)計(jì)的趣味，以及其強(qiáng)大深遠(yuǎn)的實(shí)用性。系統(tǒng)輸出實(shí)際測(cè)試結(jié)果表明，本系統(tǒng)輸出電流穩(wěn)定，不隨負(fù)載和環(huán)境溫度變化，并具有很高的精度，輸出電流誤差范圍 177。 在設(shè)計(jì)制作數(shù)控直流恒流源的過(guò)程中，我們深切體會(huì)到，理論與實(shí)踐相結(jié)合的重要性。同時(shí)也認(rèn)識(shí)到理論和實(shí)踐的差別，通過(guò)實(shí)際制作更能了解到一些模塊電路和芯片的功能，特別是檢查電路時(shí)，讓自己對(duì)電路有更深的了解。 7 結(jié)束語(yǔ) 這次畢業(yè)設(shè)計(jì)過(guò)程中綜合了所學(xué)的數(shù)字電路，模擬電路，單片機(jī)， C 語(yǔ)言對(duì)單片機(jī)編程，對(duì)大學(xué)所學(xué)的知識(shí)起了一個(gè)很好的鞏固作用，同時(shí)也應(yīng)用到了Protell 99 軟件畫(huà)圖和 ISIS Profressional 軟件仿真，仿真的結(jié)果還比較的準(zhǔn)確，但是實(shí)物卻沒(méi)有完全實(shí)現(xiàn)功 能。這樣 CPU 在大部分時(shí)間是用來(lái)檢測(cè)負(fù)載電路中的電流，與設(shè)定值進(jìn)行比較，已達(dá)到減小紋波電流的目的。顯示電路如圖 6 所示。 顯示電路設(shè)計(jì) 為了實(shí)現(xiàn)同時(shí)顯示電流的設(shè)定值與檢測(cè)值，需要用 8個(gè)數(shù)碼管進(jìn)行顯示。由于 R9 是 2歐姆，所以可以江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說(shuō)明 書(shū) 第 12 頁(yè) 共 36頁(yè) 測(cè)量 0～ 20xxmA 的電流范圍。電路原理圖如圖 5所示。根據(jù)題目要求 20mA~20xxmA，可以算出系數(shù) K，根據(jù)公式得出 D/A 轉(zhuǎn)換器的輸入值，進(jìn)而得出準(zhǔn)確的輸出電流值。 V/I 轉(zhuǎn)換理論分析： U1A 的輸出為： ， 由于 R5＝ R4＝ R2 ＝ 10K， 故 。單純依靠 D/A（ 05V）無(wú)法滿足要求。 TIP42C（ 10A）是大功率PNP 三極管，主要功能是實(shí)現(xiàn)功率放大。 運(yùn)算放大器 LM324 和晶體管V V2組成電壓－電流轉(zhuǎn)換器， U1A、 U1B 和電阻 R1－ R8 利用 D/A 的輸出實(shí)現(xiàn)對(duì)電壓進(jìn)行數(shù)控。 當(dāng) OE輸入高電平 時(shí)，輸出三態(tài)門(mén)打開(kāi)，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。下降沿啟動(dòng) A／ D 轉(zhuǎn)換，之后 EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。此地址經(jīng)譯碼選通 8 路模擬輸入之一到比較器。 ADC0809 芯片轉(zhuǎn)換時(shí)需用一個(gè) 500KHz 的時(shí)鐘信號(hào)，這個(gè)信號(hào)是由單片機(jī)的 ALE 端輸出的 2MHz 信號(hào)，經(jīng)過(guò)兩個(gè) D 觸發(fā)器進(jìn)行四分頻得到。 ADC0809 是采樣頻率為 8 位的、以逐次逼近原理進(jìn)行模 — 數(shù)轉(zhuǎn)換的器件。并且將 DAC0832 連接成直通式工作方式。 D/A 轉(zhuǎn)換電路 D/A 轉(zhuǎn)換采用典型的轉(zhuǎn)換芯片 DAC0832。電路連接如圖 2 所示。 鍵盤(pán)電路 對(duì)電流值進(jìn)行設(shè)定時(shí)需要 6 個(gè)按鍵，該電路中按鍵采用獨(dú)立式按鍵，分別接與 ～ 和 。s。 圖 1 3 設(shè)計(jì)原理分析 單片機(jī)最小系統(tǒng) 單片機(jī)最小系統(tǒng)的設(shè)計(jì)包括時(shí)鐘電路、復(fù)位電路的設(shè)計(jì)。根據(jù)系統(tǒng)要求采用 D/A 轉(zhuǎn)換后接運(yùn)算放大 器構(gòu)成的功率放大，控制D/A 的輸入從而控制電流值的方法。 軟 件系統(tǒng)設(shè)計(jì) 系統(tǒng)軟件完成四個(gè)功能： (1)系統(tǒng)的初始化，包括各外圍接口芯片的初始化和電流起始值的初始化； (2)鍵盤(pán)檢測(cè)包括電流的預(yù)置與步進(jìn)調(diào)整； (3) 用比較算法進(jìn)行電流調(diào)整 ,實(shí)現(xiàn)輸出電流的精確控制； (4)實(shí)現(xiàn) D/A 轉(zhuǎn)換和 A/D 轉(zhuǎn)換 。 （ 5）顯示電路：該系統(tǒng)要實(shí)現(xiàn)輸出電流 0mA～ 20xxmA，為了實(shí)現(xiàn)同時(shí)顯示電流的設(shè)定值與檢測(cè)值，需要用 8個(gè)數(shù)碼管進(jìn)行顯示。 由于本設(shè)計(jì)只有輸出電流的采集， 8路輸入通道，完全能夠滿足本系統(tǒng)的設(shè)計(jì)要求。 （ 3） A/D 轉(zhuǎn)換芯片 ADC0809： ADC0809 是采樣頻率為 8 位的、以逐次逼近原理進(jìn)行模 — 數(shù)轉(zhuǎn)換的器件。 （ 2） D/A 轉(zhuǎn)換芯片 DAC0832：典型的 D/A 轉(zhuǎn)換芯片 DAC0832，是采用 CMOS 工藝制造的 8 位單片 D/A 轉(zhuǎn)換器。 分析本題，根據(jù)設(shè)計(jì)要求先確定了本系統(tǒng)的整體設(shè)計(jì)原理框圖如圖 1： 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說(shuō)明 書(shū) 第 8 頁(yè) 共 36 頁(yè) 圖 1 原理框圖 2 總體設(shè)計(jì)方案 設(shè)計(jì)思路 硬件系統(tǒng)設(shè)計(jì) （ 1） 數(shù)控核心設(shè)計(jì)：該 系統(tǒng)采用單片機(jī)為核心，采用目前比較通用的 51 系列單片機(jī)。Quartus 平臺(tái)與 Cadence、 Exemplar Logic、 Mentor Graphics、 Synopsys 和Synplicity 等 EDA 供應(yīng)商 的開(kāi)發(fā)工具相兼容。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。 Altera 在Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且 繼承了 Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。 MaxplusII 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 QuartusⅡ簡(jiǎn)介 Quartus II 是 Altera 公司的綜合性 PLD 開(kāi)發(fā)軟件，支持原理圖、 VHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫(kù)中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。當(dāng)硬件 電路的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。 采用 VHDL 語(yǔ)言描述硬件電路時(shí) , 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。 VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在 : 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。 VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類 型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 (2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力 。 VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下 的設(shè)計(jì)方式 , 也支持自底向上的設(shè)計(jì)方法 。同時(shí) , 它還具有多層次的電路設(shè)計(jì)描述功能。歸納起來(lái) ,VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語(yǔ)言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL 簡(jiǎn)介 VHDL 的全稱是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生 于 1982 年。因此， FPGA 的使用非常靈活。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說(shuō)明 書(shū) 第 5 頁(yè) 共 36 頁(yè) 使用。 使用 FPGA 時(shí)， 可以根據(jù)不同的配置模式，采用不同的編程方式。 (4)FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 (2)FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。與“底層嵌入單元 ”有區(qū)別，這里指的硬核主要是那些通用性相對(duì)較弱的芯片，不是所有 FPGA 芯片都包含硬核。由廠商及芯片型號(hào)決定。布線資源的劃分： A 全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線； B 長(zhǎng)線資源：用以完成器