【正文】 。這樣 CPU 在大部分時(shí)間是用來檢測(cè)負(fù)載電路中的電流，與設(shè)定值進(jìn)行比較，已達(dá)到減小紋波電流的目的。系統(tǒng)輸出實(shí)際測(cè)試結(jié)果表明，本系統(tǒng)輸出電流穩(wěn)定，不隨負(fù)載和環(huán)境溫度變化，并具有很高的精度，輸出電流誤差范圍 177。本次 設(shè)計(jì)制作， 為我們提供了 鍛煉自己 能力的 機(jī)會(huì) ，也使我深切認(rèn)識(shí)到自身知識(shí)能力尚存在許多不足，更讓我們體會(huì)到了電子技術(shù)與設(shè)計(jì)的趣味，以及其強(qiáng)大深遠(yuǎn)的實(shí)用性。 7 結(jié)束語(yǔ) 這次畢業(yè)設(shè)計(jì)過程中綜合了所學(xué)的數(shù)字電路，模擬電路，單片機(jī)， C 語(yǔ)言對(duì)單片機(jī)編程，對(duì)大學(xué)所學(xué)的知識(shí)起了一個(gè)很好的鞏固作用，同時(shí)也應(yīng)用到了Protell 99 軟件畫圖和 ISIS Profressional 軟件仿真，仿真的結(jié)果還比較的準(zhǔn)確，但是實(shí)物卻沒有完全實(shí)現(xiàn)功 能。由于 R9 是 2歐姆，所以可以江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 12 頁(yè) 共 36頁(yè) 測(cè)量 0～ 20xxmA 的電流范圍。單純依靠 D/A（ 05V）無法滿足要求。下降沿啟動(dòng) A／ D 轉(zhuǎn)換，之后 EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。并且將 DAC0832 連接成直通式工作方式。s。 （ 5）顯示電路：該系統(tǒng)要實(shí)現(xiàn)輸出電流 0mA～ 20xxmA，為了實(shí)現(xiàn)同時(shí)顯示電流的設(shè)定值與檢測(cè)值，需要用 8個(gè)數(shù)碼管進(jìn)行顯示。 分析本題，根據(jù)設(shè)計(jì)要求先確定了本系統(tǒng)的整體設(shè)計(jì)原理框圖如圖 1： 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 8 頁(yè) 共 36 頁(yè) 圖 1 原理框圖 2 總體設(shè)計(jì)方案 設(shè)計(jì)思路 硬件系統(tǒng)設(shè)計(jì) （ 1） 數(shù)控核心設(shè)計(jì)：該 系統(tǒng)采用單片機(jī)為核心，采用目前比較通用的 51 系列單片機(jī)。 MaxplusII 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫(kù)中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在 : 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。 VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下 的設(shè)計(jì)方式 , 也支持自底向上的設(shè)計(jì)方法 。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 (2)FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 （ 4）豐富的布線資源。目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等； （ 2）基本可編程邏輯單元。 CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡(jiǎn)稱， FPGA 是現(xiàn)場(chǎng)可編程門陣列（ Field Programmable Gate Array）的簡(jiǎn)稱。圖 所示為 DDS 各個(gè)部分的輸出信號(hào)。 DDS 系統(tǒng)中的參考時(shí)鐘通常由一個(gè)高穩(wěn)定度的晶體振蕩器來產(chǎn)生，用來作為整個(gè)系統(tǒng)各個(gè)組成部分的同步時(shí)鐘。 完成擴(kuò)展要求 3 設(shè)計(jì)原理和設(shè)計(jì)指標(biāo) DDS 技術(shù) DDS 和 大多數(shù) 的 數(shù)字信號(hào)處理技術(shù) 是 一樣，它的基礎(chǔ) 依 然是 采用 奈圭斯特定理。各方面還在發(fā)展階段。其中混和信號(hào)源主要輸出的是 模擬波形 ， 邏輯信號(hào)源輸出 的是 數(shù)字碼形。 信號(hào)發(fā)生器是最普通，最基本， 運(yùn)用最廣泛的電子儀器， 傳統(tǒng)的波形發(fā)生器 一般 采用 的是 模擬分立元件 來 實(shí)現(xiàn)，產(chǎn)生的波形種類 會(huì) 受到電路硬件的限制， 而且 體積 較大， 靈活性和穩(wěn)定性也差。 7 結(jié)束語(yǔ) ......................................................................8 參考文獻(xiàn) .....................................................................14 附錄一：電路圖 ...............................................................15 附錄二：源程序 ...............................................................16 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 2 頁(yè) 共 36 頁(yè) 引言 隨著科技的發(fā)展 ，在計(jì)算機(jī)技術(shù)的推動(dòng)下，電子技術(shù)獲得飛快的發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透到社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化得程度的提高。 數(shù)碼管編碼表 ........................................ 錯(cuò)誤 !未定義書簽。 ........................................... 錯(cuò)誤 !未定義書簽。 QuartusⅡ 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 1 頁(yè) 共 36 頁(yè) 目 錄 聲明 .............................................................................................................................................錯(cuò)誤 !未定義書簽。為本文的研究做出了重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確的方式標(biāo)明。 聲明人學(xué)號(hào)： 1008068027 聲明人簽名： 朱忠浩 簽名日期： 20xx 年 3 月 2 日 II 基于 FPGA 多功能波形發(fā)生器的設(shè)計(jì) 摘 要 本文所設(shè)計(jì)內(nèi)容就是以 FPGA 為平 臺(tái)用 VHDL 語(yǔ)言設(shè)計(jì)多種波形系統(tǒng)來實(shí)現(xiàn)數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)， FPGA 嚴(yán)密性高，功能消耗較低，所占空間小，更可靠等特點(diǎn)，設(shè)計(jì)的時(shí)候可不必過于考慮硬件連接；本設(shè)計(jì)中采用 VHDL 語(yǔ)言進(jìn)行系統(tǒng)描述，使數(shù)字信號(hào)發(fā)生器能產(chǎn)生正弦波、三角波、方波、等獨(dú)立波形，而且對(duì)所產(chǎn)生的各種波形的頻率及幅度的調(diào)節(jié)更為方便 ,還可用 AD 與低通實(shí)現(xiàn)數(shù)字電路到模擬電路的的轉(zhuǎn)換。 引言 ......................................................................2 背景與意義 ................................................................1 國(guó)內(nèi)發(fā)展?fàn)顩r ..............................................................8 2 設(shè)計(jì)要求 .................................................... 錯(cuò)誤 !未定義書簽。 D/A 電路簡(jiǎn)介 ......................................... 錯(cuò)誤 !未定義書簽。 輸出電源工作原理 ..................................... 錯(cuò)誤 !未定義書簽。所以電子設(shè)計(jì)技術(shù)發(fā)展到今天，又將面臨另一次更大意義的突破，即 CPLD／ FPGA 在EDA(電子設(shè)計(jì)自動(dòng)化 )基礎(chǔ)上的廣泛應(yīng)用。 隨著電子系統(tǒng)的 發(fā)展 ，數(shù)字信號(hào)發(fā)生器 的應(yīng)用將會(huì)越來越廣泛也會(huì) 成為模擬復(fù)雜信號(hào)標(biāo)準(zhǔn)。 現(xiàn)在 市場(chǎng)上的數(shù)字信號(hào)發(fā)生器 大多 采用 的是 直接數(shù)字合成（ DDS）技術(shù)，這種波形發(fā)生器不 但 可以產(chǎn)生變頻的載頻信號(hào)、調(diào)制信號(hào)，還能 參與 計(jì)算機(jī)配合 生 成自定義的任意信號(hào)， 更為實(shí)用，便捷 。這些波形包括正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等。只不過在DDS 技術(shù)中，這個(gè)過程被顛倒過來了。在每一個(gè)時(shí)鐘脈沖 f c，相位累加器把頻率字 K累加一次，累加器的輸出相應(yīng)增加一個(gè)步長(zhǎng)的相位增量，由此可以看出，相位累加器的輸出數(shù)據(jù)實(shí)質(zhì)上 是以K 為步長(zhǎng)的線性遞增序列（在相位累加器產(chǎn)生溢出以前），它反映了合成信號(hào)的相位信息?？梢?，頻率控制字 K越大，相位累加器產(chǎn)生溢出的速度越快，輸出頻率也就越高。 Altera 公司把自己的可編程邏輯器件產(chǎn)品中的 MAX 系列（乘積項(xiàng)技術(shù)， EEPROM 技術(shù)）、 FLEX 系列（查找表技術(shù)，SRAM 工藝）都叫做 CPLD；而把也是 SRAM 工藝、基于查找表技術(shù)、要外掛配置用的 FLEX 系列的 EPROM 叫做 FPGA。 FPGA 一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。 （ 5）底層嵌入功能單元。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程 。 VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 6 頁(yè) 共 36 頁(yè) VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 , 也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他的問題。 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 7 頁(yè) 共 36 頁(yè) Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提 供了完善的用戶圖形界面設(shè)計(jì)方式。 Altera QuartusII 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 8 位 D/A，分辨率為 1/256，選采樣電阻為 2 歐姆，D/A 輸出分辨率為 10mA 的電流，實(shí)現(xiàn)步進(jìn) 10mA，完全能夠滿足本設(shè)計(jì)的要求。 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 9 頁(yè) 共 36 頁(yè) 設(shè)計(jì)方框圖 根據(jù)數(shù)控直流電流源的要求，由于要求有較大的輸出電流范圍和較精確的步進(jìn)要求以及較小的紋波電流，所以不適合采用簡(jiǎn)單的恒流源電路 FET 和恒流二極管，亦不適合采用開關(guān)電源的開關(guān)恒流源，否則難以達(dá)到輸出范圍和精度以及紋波的要求。為了是電路工作可靠，每個(gè)端口都接了一個(gè)阻值 10K 的上拉 電阻。其內(nèi)部有一個(gè) 8 通道多路開關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號(hào)，只選通 8 個(gè)單斷 模擬輸入信號(hào)中的一個(gè)進(jìn)行 A/D 轉(zhuǎn)換。 電壓－電流轉(zhuǎn)換和功率放大電路 壓控恒流源是本系統(tǒng)的重要組成部分，它的功能是用電壓來控制電流的變化，圖 4 是數(shù)控電流源的恒流電路和加法器電路。 經(jīng)過 U1B 的反相作用，故 U2A 的同相輸入端的電壓為 ，根據(jù)運(yùn)算放大器虛短的特點(diǎn)， U2A 的同相電壓等于 U2A 的反相電壓，故負(fù)載 RL 上的電流為： R9 采用 2歐姆精密電阻，在 UDA輸出為 0時(shí)調(diào)節(jié)可變電阻 R1，即調(diào)節(jié) U0的值，使U0的值為 11V，即可達(dá)到 IRL＝ 2A。顯示電路采用串行通信方式，利用 8個(gè) 74LS164 將串行數(shù)據(jù)轉(zhuǎn)換為并行輸出，去驅(qū)動(dòng) 8 位數(shù)碼管。 撰寫論文時(shí)，也讓自己認(rèn)識(shí)到做每件事都應(yīng)認(rèn)真對(duì)待，要規(guī)范、嚴(yán)謹(jǐn)