【正文】 。這樣 CPU 在大部分時間是用來檢測負載電路中的電流，與設定值進行比較，已達到減小紋波電流的目的。系統(tǒng)輸出實際測試結果表明，本系統(tǒng)輸出電流穩(wěn)定，不隨負載和環(huán)境溫度變化，并具有很高的精度，輸出電流誤差范圍 177。本次 設計制作， 為我們提供了 鍛煉自己 能力的 機會 ，也使我深切認識到自身知識能力尚存在許多不足，更讓我們體會到了電子技術與設計的趣味，以及其強大深遠的實用性。 7 結束語 這次畢業(yè)設計過程中綜合了所學的數(shù)字電路，模擬電路，單片機， C 語言對單片機編程，對大學所學的知識起了一個很好的鞏固作用，同時也應用到了Protell 99 軟件畫圖和 ISIS Profressional 軟件仿真，仿真的結果還比較的準確，但是實物卻沒有完全實現(xiàn)功 能。由于 R9 是 2歐姆，所以可以江西師范大學科學技術學院 14 屆畢業(yè)設計說明 書 第 12 頁 共 36頁 測量 0～ 20xxmA 的電流范圍。單純依靠 D/A（ 05V）無法滿足要求。下降沿啟動 A／ D 轉換，之后 EOC 輸出信號變低，指示轉換正在進行。并且將 DAC0832 連接成直通式工作方式。s。 （ 5）顯示電路：該系統(tǒng)要實現(xiàn)輸出電流 0mA～ 20xxmA，為了實現(xiàn)同時顯示電流的設定值與檢測值，需要用 8個數(shù)碼管進行顯示。 分析本題，根據(jù)設計要求先確定了本系統(tǒng)的整體設計原理框圖如圖 1： 江西師范大學科學技術學院 14 屆畢業(yè)設計說明 書 第 8 頁 共 36 頁 圖 1 原理框圖 2 總體設計方案 設計思路 硬件系統(tǒng)設計 （ 1） 數(shù)控核心設計：該 系統(tǒng)采用單片機為核心，采用目前比較通用的 51 系列單片機。 MaxplusII 作為 Altera 的上一代 PLD 設計軟件，由于其出色的易用性而得到了廣泛的應用。這些模塊可以預先設計或者使用以前設計中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設計中進行復用。 VHDL 語言很強的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 VHDL 語言設計方法靈活多樣 , 既支持自頂向下 的設計方式 , 也支持自底向上的設計方法 。 VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內部（或稱可視部分），既涉及實體的內部功能和算法完成部分。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。 (2)FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 （ 4）豐富的布線資源。目前大多數(shù) FPGA 的 I/O 單元被設計為可編程模式，即通過軟件的靈活配置，可適應不同的電氣標準與 I/O 物理特性；可以調整匹配阻抗特性，上下拉電阻；可以調整輸出驅動電流的大小等； （ 2）基本可編程邏輯單元。 CPLD 是復雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱， FPGA 是現(xiàn)場可編程門陣列（ Field Programmable Gate Array）的簡稱。圖 所示為 DDS 各個部分的輸出信號。 DDS 系統(tǒng)中的參考時鐘通常由一個高穩(wěn)定度的晶體振蕩器來產(chǎn)生，用來作為整個系統(tǒng)各個組成部分的同步時鐘。 完成擴展要求 3 設計原理和設計指標 DDS 技術 DDS 和 大多數(shù) 的 數(shù)字信號處理技術 是 一樣，它的基礎 依 然是 采用 奈圭斯特定理。各方面還在發(fā)展階段。其中混和信號源主要輸出的是 模擬波形 ， 邏輯信號源輸出 的是 數(shù)字碼形。 信號發(fā)生器是最普通，最基本， 運用最廣泛的電子儀器， 傳統(tǒng)的波形發(fā)生器 一般 采用 的是 模擬分立元件 來 實現(xiàn)，產(chǎn)生的波形種類 會 受到電路硬件的限制， 而且 體積 較大， 靈活性和穩(wěn)定性也差。 7 結束語 ......................................................................8 參考文獻 .....................................................................14 附錄一：電路圖 ...............................................................15 附錄二：源程序 ...............................................................16 江西師范大學科學技術學院 14 屆畢業(yè)設計說明 書 第 2 頁 共 36 頁 引言 隨著科技的發(fā)展 ，在計算機技術的推動下，電子技術獲得飛快的發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透到社會的各個領域，有力地推動了社會生產(chǎn)力的發(fā)展和社會信息化得程度的提高。 數(shù)碼管編碼表 ........................................ 錯誤 !未定義書簽。 ........................................... 錯誤 !未定義書簽。 QuartusⅡ 江西師范大學科學技術學院 14 屆畢業(yè)設計說明 書 第 1 頁 共 36 頁 目 錄 聲明 .............................................................................................................................................錯誤 !未定義書簽。為本文的研究做出了重要貢獻的個人和集體，均已在文中以明確的方式標明。 聲明人學號： 1008068027 聲明人簽名： 朱忠浩 簽名日期： 20xx 年 3 月 2 日 II 基于 FPGA 多功能波形發(fā)生器的設計 摘 要 本文所設計內容就是以 FPGA 為平 臺用 VHDL 語言設計多種波形系統(tǒng)來實現(xiàn)數(shù)字信號發(fā)生器的設計， FPGA 嚴密性高，功能消耗較低，所占空間小，更可靠等特點，設計的時候可不必過于考慮硬件連接；本設計中采用 VHDL 語言進行系統(tǒng)描述，使數(shù)字信號發(fā)生器能產(chǎn)生正弦波、三角波、方波、等獨立波形，而且對所產(chǎn)生的各種波形的頻率及幅度的調節(jié)更為方便 ,還可用 AD 與低通實現(xiàn)數(shù)字電路到模擬電路的的轉換。 引言 ......................................................................2 背景與意義 ................................................................1 國內發(fā)展狀況 ..............................................................8 2 設計要求 .................................................... 錯誤 !未定義書簽。 D/A 電路簡介 ......................................... 錯誤 !未定義書簽。 輸出電源工作原理 ..................................... 錯誤 !未定義書簽。所以電子設計技術發(fā)展到今天，又將面臨另一次更大意義的突破，即 CPLD／ FPGA 在EDA(電子設計自動化 )基礎上的廣泛應用。 隨著電子系統(tǒng)的 發(fā)展 ，數(shù)字信號發(fā)生器 的應用將會越來越廣泛也會 成為模擬復雜信號標準。 現(xiàn)在 市場上的數(shù)字信號發(fā)生器 大多 采用 的是 直接數(shù)字合成（ DDS）技術，這種波形發(fā)生器不 但 可以產(chǎn)生變頻的載頻信號、調制信號，還能 參與 計算機配合 生 成自定義的任意信號， 更為實用，便捷 。這些波形包括正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等。只不過在DDS 技術中，這個過程被顛倒過來了。在每一個時鐘脈沖 f c，相位累加器把頻率字 K累加一次，累加器的輸出相應增加一個步長的相位增量，由此可以看出，相位累加器的輸出數(shù)據(jù)實質上 是以K 為步長的線性遞增序列（在相位累加器產(chǎn)生溢出以前），它反映了合成信號的相位信息?？梢?，頻率控制字 K越大，相位累加器產(chǎn)生溢出的速度越快，輸出頻率也就越高。 Altera 公司把自己的可編程邏輯器件產(chǎn)品中的 MAX 系列（乘積項技術， EEPROM 技術）、 FLEX 系列（查找表技術，SRAM 工藝）都叫做 CPLD；而把也是 SRAM 工藝、基于查找表技術、要外掛配置用的 FLEX 系列的 EPROM 叫做 FPGA。 FPGA 一般依賴寄存器完成同步時序邏輯設計。 （ 5）底層嵌入功能單元。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設模式可以將 FPGA 作為微處理器的外設，由微處理器對其編程 。 VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。 江西師范大學科學技術學院 14 屆畢業(yè)設計說明 書 第 6 頁 共 36 頁 VHDL 語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結構描述，也可以采用三者的混合描述方式。這樣做的好處是可以使設計人員集中精力進行電路設計的優(yōu)化 , 而不需要考慮其他的問題。 江西師范大學科學技術學院 14 屆畢業(yè)設計說明 書 第 7 頁 共 36 頁 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設計流程外，提 供了完善的用戶圖形界面設計方式。 Altera QuartusII 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。 8 位 D/A，分辨率為 1/256，選采樣電阻為 2 歐姆，D/A 輸出分辨率為 10mA 的電流，實現(xiàn)步進 10mA，完全能夠滿足本設計的要求。 江西師范大學科學技術學院 14 屆畢業(yè)設計說明 書 第 9 頁 共 36 頁 設計方框圖 根據(jù)數(shù)控直流電流源的要求，由于要求有較大的輸出電流范圍和較精確的步進要求以及較小的紋波電流，所以不適合采用簡單的恒流源電路 FET 和恒流二極管，亦不適合采用開關電源的開關恒流源，否則難以達到輸出范圍和精度以及紋波的要求。為了是電路工作可靠，每個端口都接了一個阻值 10K 的上拉 電阻。其內部有一個 8 通道多路開關，它可以根據(jù)地址碼鎖存譯碼后的信號，只選通 8 個單斷 模擬輸入信號中的一個進行 A/D 轉換。 電壓－電流轉換和功率放大電路 壓控恒流源是本系統(tǒng)的重要組成部分，它的功能是用電壓來控制電流的變化，圖 4 是數(shù)控電流源的恒流電路和加法器電路。 經(jīng)過 U1B 的反相作用，故 U2A 的同相輸入端的電壓為 ，根據(jù)運算放大器虛短的特點， U2A 的同相電壓等于 U2A 的反相電壓，故負載 RL 上的電流為： R9 采用 2歐姆精密電阻，在 UDA輸出為 0時調節(jié)可變電阻 R1，即調節(jié) U0的值，使U0的值為 11V，即可達到 IRL＝ 2A。顯示電路采用串行通信方式，利用 8個 74LS164 將串行數(shù)據(jù)轉換為并行輸出，去驅動 8 位數(shù)碼管。 撰寫論文時，也讓自己認識到做每件事都應認真對待，要規(guī)范、嚴謹