【正文】 同的，則將對(duì)應(yīng)行的 Cache頁(yè)號(hào)取出，拼接上頁(yè)內(nèi)地址就形成了 Cache地址。 ? 采用存放于 相聯(lián)存儲(chǔ)器中的目錄表 來實(shí)現(xiàn)地址映象；以加快“主存 —Cache”地址變換速度。 ? 出現(xiàn) Cache中還有很多空頁(yè)，也必須對(duì)指定的 Cache頁(yè)進(jìn)行替換。 ? 找到對(duì)應(yīng)的 Cache頁(yè)后，檢查它的標(biāo)記和主存的高 t位是否一致。 ? 直接映象的優(yōu)點(diǎn)是實(shí)現(xiàn)簡(jiǎn)單，其缺點(diǎn)是不夠靈活。 ? 直接映象函數(shù)為 i=jmod 2c ，其中 i是 Cache頁(yè)號(hào)， j是主存頁(yè)號(hào)。 1. 直接映象法 ? 主存和 Cache頁(yè)號(hào)的對(duì)應(yīng)關(guān)系 (圖 ) ? 主存的頁(yè)以 2c為模映象到 Cache的固定位置上。 ◆ 常用的地址映象方式 ? 有直接映象、全相聯(lián)映象和組相聯(lián)映象。實(shí)現(xiàn)這種映象的函數(shù)叫 映象函數(shù) 。 ? Cache存儲(chǔ)空間分為 2c頁(yè)，每頁(yè)也是 2b個(gè)字 （當(dāng)然 mc）。 映射方式 ? 假定主存空間被分為 2m個(gè)頁(yè) （頁(yè)號(hào)為 0、 2…….2 m1） ,每頁(yè)大小為 2b個(gè)字節(jié)。如果訪問“未命中”，除了本次訪問對(duì)主存進(jìn)行存取外，主存和 Cache之間還要通過多字寬通路交換數(shù)據(jù)。 ? CPU訪存地址送到 Cache，經(jīng)相聯(lián)存儲(chǔ)映象表的地址映射變換，要訪問的內(nèi)容在 Cache中，則稱為“命中”， CPU要訪問的內(nèi)容不在 Cache中，“不命中”或稱“失靶”，則 CPU送來地址直接到主存中讀取數(shù)據(jù)。 ◆ Cache的基本結(jié)構(gòu)和工作原理 (圖 ) L R U 管理邏輯 相聯(lián)存儲(chǔ)映象表地址總線Cache 存儲(chǔ)器（M 1 ）數(shù)據(jù)總線主存儲(chǔ)器(M2) 圖4 . 2 7 C a c h e 結(jié)構(gòu)簡(jiǎn)圖 ? 主存內(nèi)容在寫入 Cache過程中，如果 Cache已滿，要按某種替換策略將 Cache中一頁(yè)調(diào)出寫回主存。 ? 訪問 Cache的時(shí)間一般為訪問主存時(shí)間的 1/4—1/10；Cache存儲(chǔ)器已在大、中、小及微型機(jī)上普通采用。 ? 高速緩存通常由雙極型半導(dǎo)體存儲(chǔ)器或 SRAM組成。 E2ROM可進(jìn)行 10000次擦除，在不受干擾時(shí)，存放的數(shù)據(jù)至少可維持 10年。 ? 在讀數(shù)據(jù)的方式上與 EPROM完全一樣，優(yōu)點(diǎn)是可以用電來擦除和重編程。 ? 把 EPROM芯片上的石英窗口對(duì)著紫外線燈，距離3cm遠(yuǎn)，照射 8—20分鐘，可抹除芯片上全部信息。 ? 若 TD柵極不帶電荷，讀出“ 1”。 ? 寫入完畢后，撤消 D極上的高壓，由于 Sio2層的絕緣性很好（ 1014~1015 ），注入浮柵的電荷無(wú)瀉放回路而保留在浮柵上。 2. 熔絲燒斷型 (圖 ) 可擦除和編程的 ROM（ EPROM） ◆ 采用浮柵雪崩注入 MOS存儲(chǔ)器 FAMOS（ floating gate avalanche injection mos）。若寫“ 1”，則位線 D加負(fù)壓，將反向偏置的二極管擊穿；若寫“ 0”，位線上不加負(fù)壓， P—N結(jié)不燒穿。 可編程 ROM（ PROM） ◆ 這類 ROM允許用戶用特定的編程器向 ROM中寫入數(shù)據(jù)，寫入后，不能修改。 +E00字地址譯碼器011011A1A0D3 D2 D1 D0字線0 （1 1 1 1 ）字線1 （1 1 1 0 ）字線2 （1 1 0 0 ）字線3 （1 0 0 0 ） 圖4 . 2 0 4 4 雙極型掩膜R O M +E 圖4 . 2 1 4 4 M O S 型掩膜R O M00字地址譯碼器0110D3 D2 D1 D011A1A0字線0 （1 1 1 1 ）字線3 （1 0 0 0 ）? MOS型 ROM (圖 ) ? 存儲(chǔ)矩陣可采用單譯碼結(jié)構(gòu)， 也可采用雙譯碼結(jié)構(gòu)。 ◆ 掩膜 ROM也有雙極型和 MOS型兩種 ? 雙極型 ROM(圖 ) ? 譯碼器向某字選線送出 “ 選中 ” （高）電位時(shí)，被選中的字的各位同時(shí)向各自的位線送 “ 讀出 ” 結(jié)果。 ? SDRAM內(nèi)部采用雙存儲(chǔ)體結(jié)構(gòu)，極大地改善了片內(nèi)存取的并行性； 設(shè)有 SDRAM的工作方式寄存器。 ? SDRAM的讀寫和處理機(jī)一樣受系統(tǒng)時(shí)鐘控制，將處理機(jī)或其它主設(shè)備發(fā)出的地址和控制信息鎖存起來，經(jīng)一定數(shù)量的時(shí)鐘周期后，給出響應(yīng)。此外，從 SRAM緩沖器讀出數(shù)據(jù)的通路與寫入數(shù)據(jù)的通路各自獨(dú)立。 ① EDRAM（ Enhanced DRAM)(圖 ) ? EDRAM 在動(dòng)態(tài)芯片上集成了一個(gè)小容量 SRAM緩沖器，可以存放前一次讀出的一整行元素內(nèi)容，共 2048位（ 512個(gè) 4位組）。 ④ 透明刷新（或稱穩(wěn)含式刷新） ? CPU在取指周期后的譯碼時(shí)間內(nèi)，插入刷新操作。目前用得較多。 ? 以 128行為例，在 2ms時(shí)間內(nèi)必須輪流對(duì)每一行刷新一次，即每隔 。在 2ms時(shí)間內(nèi)進(jìn)行 2022次刷新操作，只能進(jìn)行 2022次讀 /寫操作。 ? 該方式會(huì)出現(xiàn) 讀 /寫操作 死區(qū) 正常讀寫( 3 0 7 2 次)刷新操作( 1 2 8 次)tM tR讀/ 寫 再生 讀/ 寫 再生 ?? 讀/ 寫 再生存儲(chǔ)周期( a ) 集中式刷新 ( b ) 分散式刷新圖4 . 1 6 兩種刷新方式1 2 3 ... 3072 3073 3999...② 分散式刷新 (圖 (b)) ? 一個(gè)存儲(chǔ)周期的時(shí)間分為 兩段，前一段時(shí)間 tM用于正常的讀 /寫操作，后一段時(shí)間 tR用于刷新操作。而在后一段時(shí)間停止讀 /寫操作，逐行進(jìn)行 刷新。 (3) 刷新方式 ? 一次刷新的時(shí)間間隔稱 刷新周期，一般為 2ms； ? 常用的刷新方式有四種： ? 集中式刷新、分散式刷新、異步刷新和透明刷新。 ? DRAM控制電路還向所有芯片提供刷新時(shí)的行地址。 ? 由存儲(chǔ)芯片外部的 DRAM控制電路發(fā)出 RAS信號(hào)，并使 CAS保持高電平。 ? 對(duì) 256*256的存儲(chǔ)體， 256次刷新操作可刷新整個(gè)存儲(chǔ)體。根據(jù)讀出內(nèi)容對(duì)各單元進(jìn)行“重寫”；即完成補(bǔ)充充電。 ? “刷新”可以采用“讀出”的方法進(jìn)行。 ? 寫數(shù)據(jù)必須在 CAS有效之前出現(xiàn)在 Din端。 讀周期時(shí)間tRCtRAS行地址 列地址tCAStRCHtDOHtRCS（a ) 讀周期寫周期時(shí)間tWC行地址 列地址（b ) 寫周期RASCASWERASCASWE tWPtRWLtCWLDoutDin數(shù)據(jù)有效tDHRASCAS行地址（c ) 只用R A S 的刷新周期圖4 . 1 5 D R A M 時(shí)序表4 . 2 D R A M 讀寫周期參數(shù)參數(shù)符號(hào)( 讀)R A S 脈沖寬度讀周期時(shí)間參數(shù)符號(hào)( 寫)意 義 意 義tRCtRCStCAStRASC A S 脈沖寬度讀命令建立時(shí)間twctWPtRWLtDHtCWL寫周期時(shí)間寫命令脈沖寬度R A S 無(wú)效到寫命令開始時(shí)間C A S 無(wú)效到寫命令開始寫入數(shù)據(jù)保持時(shí)間數(shù)據(jù)輸出保持時(shí)間讀命令保持時(shí)間tDOHtRCH② 寫周期 : (圖 （ b） ) ? RAS與 CAS之間的關(guān)系，以及它們與地址信息之間的關(guān)系和讀周期相同。 ☉ RAS、 CAS應(yīng)有足夠的寬度。 ☉ 行地址必須在 RAS信號(hào)有效之前送到芯片的地址輸入端。 ? 當(dāng) RAS低電平時(shí)輸入行地址， CAS低電平時(shí)輸入列地址。 表4 . 1 存儲(chǔ)器讀/ 寫周期參數(shù)參數(shù)符號(hào)( 讀)片選有效到數(shù)據(jù)輸出延遲讀出時(shí)間參數(shù)符號(hào)( 寫)意 義 意 義tAtRCtOTDtCO片選無(wú)效到輸出變?yōu)槿龖B(tài)讀周期時(shí)間twctWtAWtDWtWRtDH寫周期時(shí)間寫入時(shí)間地址有效后到W E 有效的時(shí)間寫恢復(fù)時(shí)間數(shù)據(jù)有效時(shí)間寫信號(hào)無(wú)效后數(shù)據(jù)保持時(shí)間tRCtAtCO tOTD數(shù)據(jù)出地址CSDout( a ) 讀周期地址CSWE圖4 . 1 3 靜態(tài)R A M 芯片的讀、寫周期tWCtAWtWtWRtDWtDH數(shù)據(jù)入Din( b ) 寫周期2. 動(dòng)態(tài) RAM芯片 (1) 芯片舉例 (圖 ) ? 絕大多數(shù)產(chǎn)品都采用一位輸入輸出，如： 256K 1M 4M 1等。 ? 速度匹配問題： ☉ 存儲(chǔ)器與 CPU的速度相比，還是有很大差距； ? 多片存儲(chǔ)芯片的選通： ☉ 增加外部譯碼電路，產(chǎn)生片選信號(hào)； ? 讀 /寫控制信號(hào)： ☉ CPU的讀 /寫控制信號(hào)不一定與存儲(chǔ)芯片引腳定義的控制信號(hào)相符，所以有時(shí)要增加某些附加線路來實(shí)現(xiàn)正確的控制。 ? 用 4組 16K 8的存儲(chǔ)器構(gòu)成 64K 8的存儲(chǔ)器 (圖 )。 (3) 存儲(chǔ)容量的擴(kuò)展 ? 用 8片 4096 1位的芯片構(gòu)成 4K字節(jié)的存儲(chǔ)器；如圖。 (2) 靜態(tài) MOS存儲(chǔ)器芯片實(shí)例 (62256 SRAM) WEA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND12345678910111213142827262524232221201918171615VccA14A13A8A9A11OEI/O3I/O4I/O5I/O6I/O7CEA10圖4. 10 M 62 25 6? 62256 SRAM芯片引腳 ? 地址引腳： A0—A14 ? 數(shù)據(jù)引腳： I/O0—I/O7 ? 片選： CE低有效 ? 該芯片容量為 32K 8 ? 讀 /寫控制： WE，低電平時(shí)為寫入控制；高電平時(shí)為讀出控制。 ⑤ 片選控制 ? 將一定數(shù)量的芯片按一定方式連接成一個(gè)完整的存儲(chǔ)器；芯片外的地址譯碼器產(chǎn)生片選控制信號(hào)，選中要訪問的存儲(chǔ)字所在的芯片。 ...X地址譯碼0,01,063,00,11,163,10,631,6363,63Y 地址譯碼I / O 控制圖4 . 9 雙地址譯碼存儲(chǔ)結(jié)構(gòu)X0X1X63...y0y1...y63... ......③ 驅(qū)動(dòng)器 ? 一條 X方向的選擇線要控制在其上的各個(gè)存儲(chǔ)單元的字選線，負(fù)載較大，要在譯碼器輸出后加驅(qū)動(dòng)器。每一個(gè)譯碼器有n/2個(gè)輸入端，可以譯出 2 n/2個(gè)狀態(tài)，兩譯碼器交叉譯碼的結(jié)果，可產(chǎn)生 2 n/2 2 n/2 個(gè)輸出狀態(tài)。 ? 另一種是雙譯碼方式，適用于容量較大的存儲(chǔ)器。 ☉ 地址譯碼器只有一個(gè)，其輸出叫字選線，選擇某個(gè)字的所有位。 ? 圖 4096*1位，由這樣的 8個(gè)芯片可組成4096字節(jié)的存儲(chǔ)器。在容量較大的存儲(chǔ)器中往往把各個(gè)字的 同一位 組織在一個(gè)集成片中； ? 4096個(gè)存儲(chǔ)單元排成 64*64的矩陣。 ③ 刷新 (Refresh)操作： 定時(shí)給柵容補(bǔ)充充電，這一過程稱為 “ 刷新 ” 。 同列其它單元DS1DS2CS1CS2CD1CD2T3 T4T1 T2Tc TdA B+E+ Φ0預(yù)充電 預(yù)充電圖4 . 6 四管動(dòng)態(tài)M O S 單元電路行選擇線數(shù)據(jù)線CsCdT圖4 . 7 單管動(dòng)態(tài)M O S R A M 單元電路字選擇線① 讀出 : 若原存“ 1” ，則 CS上電荷通過 T管向數(shù)據(jù)線泄放，形成讀“ 1”信號(hào)。 同列其它單元DS1DS2CS1CS2CD1CD2T3 T4T1 T2Tc TdA B+E+ Φ0預(yù)充電 預(yù)充電圖4 . 6 四管動(dòng)態(tài)M O S 單元電路行選擇線? 若寫“ 0”，則在 DS1線上加低電位， DS2線上加高電位。 ? DS1保持高電平， DS1和DS2的電位差使 I/O電路產(chǎn)生讀“ 1”信號(hào)。 ? 假定 CS2上充有電荷， CS1未充電的狀態(tài)為“存1”