【正文】 分別對應(yīng) 16個地址。 ? 另一種是雙譯碼方式，適用于容量較大的存儲器。 ☉ 地址譯碼器分為 X和 Y兩個譯碼器。每一個譯碼器有n/2個輸入端，可以譯出 2 n/2個狀態(tài)，兩譯碼器交叉譯碼的結(jié)果，可產(chǎn)生 2 n/2 2 n/2 個輸出狀態(tài)。 ☉ 圖 4096 1的存儲單元矩陣；對 4096個單元選址，需要 12根地址線： A0—A11。 ...X地址譯碼0,01,063,00,11,163,10,631,6363,63Y 地址譯碼I / O 控制圖4 . 9 雙地址譯碼存儲結(jié)構(gòu)X0X1X63...y0y1...y63... ......③ 驅(qū)動器 ? 一條 X方向的選擇線要控制在其上的各個存儲單元的字選線，負載較大，要在譯碼器輸出后加驅(qū)動器。 ④ I/O控制 ? 它處于數(shù)據(jù)總線和被選用的單元之間，用以控制被選中的單元讀出或?qū)懭?，并具有放大信息的作用? ⑤ 片選控制 ? 將一定數(shù)量的芯片按一定方式連接成一個完整的存儲器；芯片外的地址譯碼器產(chǎn)生片選控制信號，選中要訪問的存儲字所在的芯片。 ⑥ 讀 /寫控制 ? 根據(jù) CPU給出的信號是讀命令還是寫命令，控制被選中存儲單元的讀寫。 (2) 靜態(tài) MOS存儲器芯片實例 (62256 SRAM) WEA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND12345678910111213142827262524232221201918171615VccA14A13A8A9A11OEI/O3I/O4I/O5I/O6I/O7CEA10圖4. 10 M 62 25 6? 62256 SRAM芯片引腳 ? 地址引腳： A0—A14 ? 數(shù)據(jù)引腳： I/O0—I/O7 ? 片選： CE低有效 ? 該芯片容量為 32K 8 ? 讀 /寫控制： WE，低電平時為寫入控制；高電平時為讀出控制。 ① 位擴展 ? 用若干片位數(shù)較少的存儲器芯片構(gòu)成具有給定字長的存儲器，而 存儲器的字數(shù)與芯片上的字數(shù)相同 。 (3) 存儲容量的擴展 ? 用 8片 4096 1位的芯片構(gòu)成 4K字節(jié)的存儲器；如圖。 ② 字擴展 ? 字擴展是容量的擴充， 位數(shù)不變 。 ? 用 4組 16K 8的存儲器構(gòu)成 64K 8的存儲器 (圖 )。 中央處理器(CPU)地址總線D0A0A11D7數(shù)據(jù)總線圖4 . 1 1 位擴展示意A15A14CPUA13A0WED0D72:4譯碼CE16KX8WECE16KX8WECE16KX8WECE16KX8WE圖4 . 1 2 字擴展示意圖(4) 靜態(tài) RAM芯片與 CPU連接 ? 要考慮和解決的幾個問題： ? CPU的負載能力 ： ☉ 當(dāng)存儲芯片較多時，在 CPU與存儲芯片之間，要增加必要的緩沖和驅(qū)動電路。 ? 速度匹配問題： ☉ 存儲器與 CPU的速度相比，還是有很大差距； ? 多片存儲芯片的選通： ☉ 增加外部譯碼電路，產(chǎn)生片選信號； ? 讀 /寫控制信號： ☉ CPU的讀 /寫控制信號不一定與存儲芯片引腳定義的控制信號相符，所以有時要增加某些附加線路來實現(xiàn)正確的控制。 (5) 靜態(tài)存儲芯片的讀 /寫周期 ? 要保證正確地讀 /寫，必須注意 CPU時序與存儲器讀 /寫周期的配合。 表4 . 1 存儲器讀/ 寫周期參數(shù)參數(shù)符號( 讀)片選有效到數(shù)據(jù)輸出延遲讀出時間參數(shù)符號( 寫)意 義 意 義tAtRCtOTDtCO片選無效到輸出變?yōu)槿龖B(tài)讀周期時間twctWtAWtDWtWRtDH寫周期時間寫入時間地址有效后到W E 有效的時間寫恢復(fù)時間數(shù)據(jù)有效時間寫信號無效后數(shù)據(jù)保持時間tRCtAtCO tOTD數(shù)據(jù)出地址CSDout( a ) 讀周期地址CSWE圖4 . 1 3 靜態(tài)R A M 芯片的讀、寫周期tWCtAWtWtWRtDWtDH數(shù)據(jù)入Din( b ) 寫周期2. 動態(tài) RAM芯片 (1) 芯片舉例 (圖 ) ? 絕大多數(shù)產(chǎn)品都采用一位輸入輸出，如： 256K 1M 4M 1等。 ? 而且它的行地址和列地址通過相同的管腳分先后兩次輸入，這樣地址引腳數(shù)可減少一半。 ? 當(dāng) RAS低電平時輸入行地址， CAS低電平時輸入列地址。 Vcc 1 24 Vss D1 2 23 D4 D2 3 22 D3 WE 4 21 CAS A8 1 16 Vss Din 2 15 CAS WE 3 14 DoutRAS 5 20 OE RAS 4 13 A6 Nc 6 19 A9 A10 7 18 A8 A0 5 12 A3 A2 6 11 A4 A0 8 17 A7 A1 7 10 A5 A1 9 16 A6 VDD 8 9 A7 A2 10 15 A5 A3 11 14 A4 Vcc 12 13 Vss(a) 256 1 DRAM芯 片( b ) 4 M 4 D R A M 芯片圖 4 . 1 4 兩種 D R A M 芯片(2) 動態(tài) RAM芯片的讀寫和再生 (刷新 )時序 ① 讀周期 ： (如圖 （ a） ) ? 實現(xiàn)讀操作，各信號的時間關(guān)系應(yīng)符合下面的要求。 ☉ 行地址必須在 RAS信號有效之前送到芯片的地址輸入端。 ☉ CAS信號應(yīng)滯后 RAS一段時間，并滯后于列地址送到芯片地址輸入端的時間。 ☉ RAS、 CAS應(yīng)有足夠的寬度。 ☉ WE信號為高，并在 CAS有效之前建立。 讀周期時間tRCtRAS行地址 列地址tCAStRCHtDOHtRCS（a ) 讀周期寫周期時間tWC行地址 列地址（b ) 寫周期RASCASWERASCASWE tWPtRWLtCWLDoutDin數(shù)據(jù)有效tDHRASCAS行地址（c ) 只用R A S 的刷新周期圖4 . 1 5 D R A M 時序表4 . 2 D R A M 讀寫周期參數(shù)參數(shù)符號( 讀)R A S 脈沖寬度讀周期時間參數(shù)符號( 寫)意 義 意 義tRCtRCStCAStRASC A S 脈沖寬度讀命令建立時間twctWPtRWLtDHtCWL寫周期時間寫命令脈沖寬度R A S 無效到寫命令開始時間C A S 無效到寫命令開始寫入數(shù)據(jù)保持時間數(shù)據(jù)輸出保持時間讀命令保持時間tDOHtRCH② 寫周期 : (圖 （ b） ) ? RAS與 CAS之間的關(guān)系，以及它們與地址信息之間的關(guān)系和讀周期相同。 ? WE信號為低，并在 CAS信號有效之前建立。 ? 寫數(shù)據(jù)必須在 CAS有效之前出現(xiàn)在 Din端。 ③ 刷新： (圖 (c)) ? 動態(tài) RAM的存儲陣列中所有的存儲電容必須周期地重新充電，這一過程稱“刷新”。 ? “刷新”可以采用“讀出”的方法進行。 ? 只送 RAS信號的一種“刷新”方法 ? 芯片中一行的所有元素被選中并進行“讀出”操作。根據(jù)讀出內(nèi)容對各單元進行“重寫”；即完成補充充電。 ? 由于沒有列地址和 CAS信號，各單元的數(shù)據(jù)讀寫彼此隔離，并且不會送到讀出電路。 ? 對 256*256的存儲體， 256次刷新操作可刷新整個存儲體。也可分為 4個 128*128并行連接，只需 128次刷新。 ? 由存儲芯片外部的 DRAM控制電路發(fā)出 RAS信號，并使 CAS保持高電平。 RAS信號送到所有芯片，使各芯片同時完成一行元素的刷新。 ? DRAM控制電路還向所有芯片提供刷新時的行地址。每產(chǎn)生一行，這個地址自動加一，如此周而復(fù)始。 (3) 刷新方式 ? 一次刷新的時間間隔稱 刷新周期，一般為 2ms； ? 常用的刷新方式有四種： ? 集中式刷新、分散式刷新、異步刷新和透明刷新。 ① 集中式刷新 (圖 (a)) ? 整個刷新 間隔內(nèi)，前一段時間用于正常的讀 /寫操作。而在后一段時間停止讀 /寫操作，逐行進行 刷新。 ? 將 128 128存儲器刷新一遍，設(shè)讀寫周期為 ，刷新間隔為 2ms；前 3072個讀寫周期用來進行正常的讀 /寫操作， 而后 128個讀寫周期用來進行刷新操作。 ? 該方式會出現(xiàn) 讀 /寫操作 死區(qū) 正常讀寫( 3 0 7 2 次)刷新操作( 1 2 8 次)tM tR讀/ 寫 再生 讀/ 寫 再生 ?? 讀/ 寫 再生存儲周期( a ) 集中式刷新 ( b ) 分散式刷新圖4 . 1 6 兩種刷新方式1 2 3 ... 3072 3073 3999...② 分散式刷新 (圖 (b)) ? 一個存儲周期的時間分為 兩段，前一段時間 tM用于正常的讀 /寫操作，后一段時間 tR用于刷新操作。 ? 假定讀 /寫操作和刷新操作的時間都為 ，則一個存儲周期為 1μs。在 2ms時間內(nèi)進行 2022次刷新操作，只能進行 2022次讀 /寫操作。 ③ 異步刷新 ? 上述兩種方式結(jié)合起來構(gòu)成異步刷新。 ? 以 128行為例，在 2ms時間內(nèi)必須輪流對每一行刷新一次，即每隔 。 ? 前 15μs可以進行 CPU的讀 /寫操作，而最后 刷新操作。目前用得較多。 ? 有單獨的刷新控制器，刷新由單獨的時鐘、行計數(shù)與譯碼獨立完成；高檔微機中大部分采用這種方式。 ④ 透明刷新（或稱穩(wěn)含式刷新） ? CPU在取指周期后的譯碼時間內(nèi)，插入刷新操作。 (4) DRAM控制器 地址總線 刷新地址計數(shù)器地址多路開關(guān)行列地址刷新定時器仲裁電路控制信號 發(fā)生器讀/ 寫 RAS CAS WRDRAM存儲器CPU 圖4 . 1 7 D R A M 控制器結(jié)構(gòu)框圖(5) 新型 DRAM芯片 ? DRAM具有存儲密度大、功耗小、成本低等優(yōu)點，由于它需要定時刷新，對其工作速度有較大影響。 ① EDRAM（ Enhanced DRAM)(圖 ) ? EDRAM 在動態(tài)芯片上集成了一個小容量 SRAM緩沖器，可以存放前一次讀出的一整行元素內(nèi)容，共 2048位（ 512個 4位組）。 ? 刷新可以和讀寫并行操作，使芯片不能讀寫的時間減至最低程度。此外，從 SRAM緩沖器讀出數(shù)據(jù)的通路與寫入數(shù)據(jù)的通路各自獨立。 列地址允許列地址寄存器1 1 位比較器上次讀行地址列地址譯碼5 1 2 4 S R A M前次讀出的行D R A M 讀寫I / O 控制和數(shù)據(jù)鎖存地址行地址譯碼D R A M 矩陣2 0 4 8 5 1 24行地址鎖存器行地址和 刷新控制讀允許片選寫允許數(shù)據(jù)(D0D3) R/WRefresh (A0A8)行地址( A 9 A 1 9 ) 圖4 . 1 8 E D R A M 結(jié)構(gòu)框圖② SDRAM（ Synronous DRAM） ? 傳統(tǒng) DRAM與處理機之間采用異步方式交換數(shù)據(jù)。 ? SDRAM的讀寫和處理機一樣受系統(tǒng)時鐘控制，將處理機或其它主設(shè)備發(fā)出的地址和控制信息鎖存起來，經(jīng)一定數(shù)量的時鐘周期后，給出響應(yīng)。 ? SDRAM采用成組傳送的工作方式，對順序訪問那些與第一次訪問的信息在同一行（ ROW）的數(shù)