半導體名詞解釋-文庫吧資料
2025-08-09 01:25本頁面
【正文】 ning警告標準, 能使PIE工程師早期發(fā)現(xiàn)工藝上的問題。62. WAT電性測試的主要項目有那些? 答：WAT(wafer acceptance test), 是在工藝流程結束后對芯片做的電性測量，用來檢驗各段工藝流程是否符合標準。60. Alloy 的目的為何? 答：使用oxide或SiN層, 用來保護下層的線路，以避免與外界的水汽、空氣相接觸而造成電路損害。 答：① HDP Oxide(高濃度等離子體二氧化硅)② SRO Oxide（Silicon rich oxygen富氧二氧化硅）③ SiN Oxide58.（在AA, poly line 時可能為注入離子的劑量有關）57. (AA, poly amp。 metal）的厚度。 metal）的尺寸大小。 影響Rs有那些工藝?一般可以量測的為 AA(N+,P+), poly amp。 什幺是 Rs? 當電流偏大時代表導線間可能發(fā)生短路的現(xiàn)象。 什幺是spacing?如何量測? Rs 值來表現(xiàn)導線是否異常。 在量測Poly/metal導線的特性時, 是利用什幺電性參數(shù)得知? 答：①ILD CMP 的厚度是否異常；②CT 的CD大??；③CT 的刻蝕過程是否正常；④接觸底材的質量或濃度（Salicide，nonsalicide)；⑤CT的glue layer（粘合層）形成；⑥CT的Wplug。52. 什幺是Rc? Rc代表什幺意義？ 答：通過Contact 或Via的 Rc值，Rc值越高，代表接觸窗的電阻越大, 一般來說我們希望Rc 是越小越好的。50. 答：Top metal通常要比inter metal厚得多， metal為4KA,而top metal直接與外部電路相接，所承受負載較大。49. 一般金屬層(metal layer)的形成工藝是采用哪種方式?大致可分為那些步驟? ② W有較佳的step coverage(階梯覆蓋能力)。 為何各金屬層之間的連接大多都是采用CVD的Wplug(鎢插塞)? 分別采用PVD 和CVD方式制作。 答：因為W較難附著在Salicide上,所以必須先沉積只Glue layer再沉積WGlue layer是為了增強粘合性而加入的一層。46.① Contact的Photo（光刻）；② Contact的Etch及光刻膠去除(ash amp。 簡單說明Contact(CT)的形成步驟有那些?最后再經(jīng)IMD Oxide CMP(SiO2的化學機械研磨)來做平坦化。 答：① SRO層沉積(用來避免上層的氟離子往下滲入器件)；② HDPFSG（摻有氟離子的硅玻璃）層沉積。44. 一般介電層ILD的形成由那些層次組成？ 答： ILD ：Inter Layer Dielectric, 是用來做device 與 第一層metal 的隔離（isolation），而IMD：Inter Metal Dielectric，是用來做metal 與 metal 的隔離（isolation）.要注意ILD及IMD在CMP后的厚度控制。42. 答：指崩潰電壓（擊穿電壓），在 Vg=Vs=0時，Vd所能承受的最大電壓，當Vd大于此電壓時，源、漏之間形成導電溝道而不受柵壓的影響。41. 答：關態(tài)電流，Vg=0時的源、漏級之間的電流，一般要求此電流值越小越好。40. 在工藝制作過程中哪些工藝可以影響到Vt?當柵極電壓VgVt時, MOS處于關的狀態(tài)，而Vg〉=Vt時，源/漏之間便產(chǎn)生導電溝道，MOS處于開的狀態(tài)。 什幺是Vt? Vt 代表什幺意義？ 答：Poly CD(多晶硅尺寸)、Gate oxide Thk(柵氧化層厚度)、AA(有源區(qū))寬度、Vt 、LDD 、N+/P+ imp. 條件。也就是在柵壓(Vg)一定時，源/漏(Source/Drain)之間流動的最大電流.37. 什幺是Idsat?Idsat 代表什幺意義？ 我們一般用哪些參數(shù)來評價device的特性？ 答：它主要是通過柵極電壓（Vg）來控制源，漏極(S/D)之間電流，實現(xiàn)其開關特性。34.④第二次RTA 答：①Co(或Ti)+TiN的沉積；②第一次RTA（快速熱處理）來形成Salicide。33. 何謂硅化物( salicide)?要確定有完整的包覆（block）住必需被包覆（block）的地方。 簡單說明SAB工藝的流層中要注意哪些? 答：SAB：Salicide block, 用于保護硅片表面，在RPO (Resist Protect Oxide)30.②使注入離子擴散至適當?shù)纳疃取?為何在離子注入后, 需要熱處理( Thermal Anneal)的工藝? ②作為Contact Etch時柵極的保護層。 答：①使高濃度的源/漏極與柵極間產(chǎn)生一段LDD區(qū)域。蝕刻spacer 時要注意其CD大小，profile(剖面輪廓)，及remain oxide(殘留氧化層的厚度)28. 何謂Spacer? Spacer蝕刻時要注意哪些地方？ 答：, 因為源/漏極間的高濃度所產(chǎn)生的高電場,導致載流子在移動時被加速產(chǎn)生熱載子效應, 此熱載子效應會對gate oxide造成破壞, 造成組件損傷。26. LDD是什幺的縮寫? 用途為何? Anneal)。 源/漏極(source/drain)的形成步驟可分為那些? 何謂 Ga
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