第二章網(wǎng)絡實現(xiàn)模型-文庫吧資料
2025-08-07 13:04本頁面
【正文】 題： ? 層次為 16的二叉樹只能有 216=64K個流 ID，不能滿足問題規(guī)模！ 2022/8/17 使用 RDRAM實現(xiàn) M=3的 B樹 ? RDRAM允許快頁模式，可一次讀 8個 32比特的字（ 256比特） ? 256比特的字可以存放 2個96比特的流 ID，以及 3個20比特的指針 ? 構(gòu)造一棵高度為 1 M=3的 B樹，可以保存316≈43,000,000個流 ID 2022/8/17 網(wǎng)絡存儲子系統(tǒng)設計的主要技術(shù) ?內(nèi)存交錯和流水線： ? 類似的技術(shù)也可用于 IP查找、包分類和包調(diào)度等 ? 多個 bank可以用多個外部存儲來實現(xiàn) ?寬字并行： ? 使用 快頁內(nèi)存 ? 或者 使用 內(nèi)存字較寬的 SRAM ?組合 DRAM和 SRAM： ? SRAM快而貴， DRAM便宜卻慢，將這兩種技術(shù)組合起來可以得到一個最佳的平衡 2022/8/17 端節(jié)點架構(gòu) ? 端節(jié)點由處理器、存儲器、總線和 I/O設備組成 ? 處理器是一個狀態(tài)機，以一系列指令和數(shù)據(jù)作為輸入，寫輸出到 I/O設備 ? 大部分的處理器狀態(tài)保存在外部 DRAM（主存）中，主存通常用 1GB或更大的交織內(nèi)存實現(xiàn)，訪問時間長（如 60ns） ? 處理器使用 cache來提高速度： ? Cache為容量相對較小的 SRAM，保存最常使用的狀態(tài) ? 某些 SRAM（如 L L2 cache）位于處理器芯片中 ? 更多的 SRAM（如 L3 cache）位于處理器芯片外 2022/8/17 端節(jié)點的架構(gòu)模型 ? 網(wǎng)絡應用的吞吐量 受限于最慢的總線 （ 通常是 I/O總線 ） 。 ? Interleaved DRAM（交織內(nèi)存）： ? 幾個 DRAM bank集成到一個內(nèi)存芯片中，復用數(shù)據(jù)線和地址線 ? SDRAM（ 2個 bank），RDRAM（ 16個 bank） 2022/8/17 舉例：流水化的流 ID查找 ?應用需求： ? 路由器統(tǒng)計每個流發(fā)送的包數(shù) ? 每個流用五元組 源 IP地址，目的 IP地址，源端口號，目的端口號，協(xié)議 （共 96位）進行描述 ?線速處理要求： ? 對于 40字節(jié)最小數(shù)據(jù)包，流 ID的查找時間不能超過 128ns。 ? DRAM： ? 片上 DRAM的訪存延遲大約為 30ns，最快的
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