第二章網(wǎng)絡(luò)實(shí)現(xiàn)模型(編輯修改稿)
2024-08-28 13:04 本頁面
【文章內(nèi)容簡(jiǎn)介】 1中的根節(jié)點(diǎn) ； ? 依次類推 ? 流水線充滿后， 每 60ns完成一個(gè)流 ID的查找 ? 問題： ? 層次為 16的二叉樹只能有 216=64K個(gè)流 ID，不能滿足問題規(guī)模！ 2022/8/17 使用 RDRAM實(shí)現(xiàn) M=3的 B樹 ? RDRAM允許快頁模式，可一次讀 8個(gè) 32比特的字（ 256比特） ? 256比特的字可以存放 2個(gè)96比特的流 ID，以及 3個(gè)20比特的指針 ? 構(gòu)造一棵高度為 1 M=3的 B樹，可以保存316≈43,000,000個(gè)流 ID 2022/8/17 網(wǎng)絡(luò)存儲(chǔ)子系統(tǒng)設(shè)計(jì)的主要技術(shù) ?內(nèi)存交錯(cuò)和流水線： ? 類似的技術(shù)也可用于 IP查找、包分類和包調(diào)度等 ? 多個(gè) bank可以用多個(gè)外部存儲(chǔ)來實(shí)現(xiàn) ?寬字并行： ? 使用 快頁內(nèi)存 ? 或者 使用 內(nèi)存字較寬的 SRAM ?組合 DRAM和 SRAM： ? SRAM快而貴， DRAM便宜卻慢，將這兩種技術(shù)組合起來可以得到一個(gè)最佳的平衡 2022/8/17 端節(jié)點(diǎn)架構(gòu) ? 端節(jié)點(diǎn)由處理器、存儲(chǔ)器、總線和 I/O設(shè)備組成 ? 處理器是一個(gè)狀態(tài)機(jī)，以一系列指令和數(shù)據(jù)作為輸入，寫輸出到 I/O設(shè)備 ? 大部分的處理器狀態(tài)保存在外部 DRAM（主存）中，主存通常用 1GB或更大的交織內(nèi)存實(shí)現(xiàn)，訪問時(shí)間長(zhǎng)（如 60ns） ? 處理器使用 cache來提高速度： ? Cache為容量相對(duì)較小的 SRAM，保存最常使用的狀態(tài) ? 某些 SRAM（如 L L2 cache）位于處理器芯片中 ? 更多的 SRAM（如 L3 cache）位于處理器芯片外 2022/8/17 端節(jié)點(diǎn)的架構(gòu)模型 ? 網(wǎng)絡(luò)應(yīng)用的吞吐量 受限于最慢的總線 （ 通常是 I/O總線 ） 。 ? 協(xié)議處理 通常 涉及多次數(shù)據(jù)包拷貝，每個(gè)數(shù)據(jù)包 都要穿過總線幾次 。 ? 處理器性能的提高消除了計(jì)算瓶頸，但無助于消除數(shù)據(jù)移動(dòng)瓶頸。 ? 結(jié)論：端節(jié)點(diǎn)的瓶頸不在計(jì)算，而在訪存和 I/O。 2022/8/17 Cache的使用效果與時(shí)空局部性 ?當(dāng)指令和數(shù)據(jù)呈現(xiàn)時(shí)間局部性或空間局部性時(shí)， cache的使用效果非常好： ? 時(shí)間局部性： 一個(gè)存儲(chǔ)位置在短時(shí)間內(nèi)被 再次 訪問 ? 空間局部性： 一個(gè)存儲(chǔ)位置被訪問后，其鄰近位置在短時(shí)間內(nèi)被訪問
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