基于eda技術(shù)的dpsk調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)-文庫(kù)吧資料
2025-07-31 19:00本頁(yè)面
【正文】 x :in std_logic。entity CPSKjie isport(clk :in std_logic。use 。 CPSK解調(diào)VHDL程序文件名：CPSKjie功能：基于VHDL硬件描述語(yǔ)言，對(duì)CPSK調(diào)制的信號(hào)進(jìn)行解調(diào) library ieee。end process。 end if。039。時(shí)，輸出信號(hào)y為f1 else y=f2。 基帶信號(hào)x為39。139。139。139。process(clk,x) 此進(jìn)程完成對(duì)基帶信號(hào)x的調(diào)制 beginif clk39。end if。q=q+1。f2=39。 else f1=39。139。039。q=q+1。f2=39。 elsif q=01 then f1=39。039。139。 載波信號(hào)beginprocess(clk) 此進(jìn)程主要是產(chǎn)生兩重載波信號(hào)f1，f2beginif clk39。architecture two of CPSK issignal q:std_logic_vector(1 downto 0)。 基帶信號(hào) y :out std_logic)。 系統(tǒng)時(shí)鐘 start :in std_logic。use 。use 。end juexiang。end if。 else q=q+1。y=xx xor x。 elsif q=0 then q=1。 xx=39。039。139。 中間寄存信號(hào) beginprocess(clk,x) 此進(jìn)程完成絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換beginif clk39。architecture juexiang of DPSKjuexiang issignal q:integer range 0 to 3。 絕對(duì)碼輸入信號(hào) y :out std_logic)。 系統(tǒng)時(shí)鐘 start :in std_logic。u
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