fpgacpld數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享-文庫吧資料
2025-07-05 18:04本頁面
【正文】 一級(jí)鎖存，而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求，縮短最長延時(shí)路徑，才可提高電路的工作頻率。由于Tco、Tsetup是由具體的器件和工藝決定的，我們設(shè)計(jì)電路時(shí)只可以改變Tdelay。所以如果考慮到時(shí)鐘的延時(shí)，精確的公式應(yīng)該是T=Tco+Tdelay+TsetupTpd。 如何提高系統(tǒng)的運(yùn)行速度同步電路的速度是指同步時(shí)鐘的速度。對于這樣大的延時(shí)我建議的實(shí)現(xiàn)方法是采用時(shí)鐘鎖存來產(chǎn)生延時(shí)的方法，我們知道當(dāng)一個(gè)信號(hào)用時(shí)鐘鎖存一次，將會(huì)占用一個(gè)觸發(fā)器資源，信號(hào)會(huì)向后推移一個(gè)時(shí)鐘周期；該同事的設(shè)計(jì)里CPLD芯片正好連接有32MHz的時(shí)鐘，那么每用時(shí)鐘鎖存一次ssp信號(hào)就會(huì)推移31ns，這樣只需多使用3個(gè)觸發(fā)器資源就可以達(dá)到目的了。此方法產(chǎn)生的延時(shí)信號(hào)與原信號(hào)比有誤差，誤差大小由高頻時(shí)鐘的周期來決定。用ALTERA公司的MaxplusII開發(fā)ＦＰＧＡ?xí)r，可以通過插入一些ＬＣＥＬＬ原語來產(chǎn)生一定的延時(shí)，但這樣形成的延時(shí)在ＦＰＧＡ芯片中并不穩(wěn)定，會(huì)隨溫度等外部環(huán)境的改變而改變，因此并不提倡這樣做。當(dāng)需要對某一信號(hào)作一段延時(shí)時(shí)，初學(xué)者往往在此信號(hào)后串接一些非門或其它門電路，此方法在分離電路中是可行的?？墒窃撛O(shè)計(jì)使用了如下圖所示的延時(shí)方法來做處理器接口的時(shí)序：在該電路的設(shè)計(jì)中使用了大量的LCELL來產(chǎn)生100多納秒的延時(shí)，這樣做的后果是雖然整個(gè)電路的觸發(fā)器資源只使用了42%，可是用MaxplusII進(jìn)行布局布線已經(jīng)不能夠通過了。設(shè)計(jì)使用Altera公司的EPM7256型號(hào)的CPLD。這就是有時(shí)候（特別是使用CPLD）雖然設(shè)計(jì)使用的資源并不多但布局布線器卻報(bào)告資源不夠使用的原因。雖然不同的廠家的芯片宏單元的結(jié)構(gòu)不同，但概括而言都是由一些組合邏輯外加一或二個(gè)觸發(fā)器而構(gòu)成。在硬件描述語言中有關(guān)鍵詞Wait for xx ns，需要說明的是該語法是僅僅用于仿真而不能用于綜合的，可綜合的延時(shí)方法有：使信號(hào)經(jīng)過邏輯門得到延時(shí)（如非門）；?使用器件提供的延時(shí)單元（如Altera公司的LCELL，Xilinx公司的）；?注意：當(dāng)使用多級(jí)非門的時(shí)候綜合器往往會(huì)將其優(yōu)化掉，因?yàn)榫C合器會(huì)認(rèn)為一個(gè)信號(hào)非兩次還是它自己。 FPGA設(shè)計(jì)中的延時(shí)電路的產(chǎn)生：在日常的電路設(shè)計(jì)中，有時(shí)候我們需要對信號(hào)進(jìn)行延時(shí)處理來適應(yīng)對外接口的時(shí)序關(guān)系，最經(jīng)常也是最典型的情況是做處理機(jī)的接口；因?yàn)榕c處理的接口時(shí)序關(guān)系是異步的，而一個(gè)規(guī)范的FPGA設(shè)計(jì)應(yīng)該是盡可能采用同步設(shè)計(jì)。但此種情形下shift_reg的延時(shí)是相對于全局時(shí)鐘clk的。end process。if en=’1’ thenshift_reg=data。end process。elseen=’0’。end process。if count(2 downto 0)=”000” thenshift_reg=data。這樣產(chǎn)生的結(jié)果波形仿真如下圖所示：正確的做法可以將第二個(gè)process這樣來寫。在上述的第一個(gè)process電路描述中，首先計(jì)數(shù)器的輸出結(jié)果（count(2)）相對于全局時(shí)鐘clk已經(jīng)產(chǎn)生了一定的延時(shí)（延時(shí)的大小取決于計(jì)數(shù)器的位數(shù)和所選擇使用的器件工藝）；而在第二個(gè)process中使用計(jì)數(shù)器的bit2作為時(shí)鐘，那么shift_reg相對于全局clk的延時(shí)將變得不好控制。shift_reg=data。end process。elsecount=count+1。比如下面的描述方法：processbeginwait until clk’event and clk=’1’。在我們?nèi)粘５脑O(shè)計(jì)中很多情形下會(huì)用到需要分頻的情形，好多人的做法是先用高頻時(shí)鐘計(jì)數(shù)，然后使用計(jì)數(shù)器的某一位輸出作為工作時(shí)鐘進(jìn)行其他的邏輯設(shè)計(jì)。在FPGA中上述的全局時(shí)鐘網(wǎng)絡(luò)被稱為時(shí)鐘樹，無論是專業(yè)的第三方工具還是器件廠商提供的布局布線器在延時(shí)參數(shù)提取、分析的時(shí)候都是依據(jù)全局時(shí)鐘網(wǎng)絡(luò)作為計(jì)算的基準(zhǔn)的。如果沒有正確地處理，亞穩(wěn)性會(huì)導(dǎo)致嚴(yán)重的系統(tǒng)可靠性問題。2 FPGA/CPLD中的一些設(shè)計(jì)方法 FPGA設(shè)計(jì)中的同步設(shè)計(jì)異步設(shè)計(jì)不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時(shí)間的要求。end if。由上述對Latch的描述可見，其很容易于選擇器的描述相混淆，用VHDL語言對選擇器的描述方法如下：process(en,a,b)beginif en=’1’ thenq=a。end if。end process。觸發(fā)器的語言描述：processbeginwait until clk’event and clk=’1’。那么在使用硬件描述語言進(jìn)行電路設(shè)計(jì)的時(shí)候如何區(qū)分觸發(fā)器和所存器的描述方法哪？其實(shí)有不少人在使用的過程中可能并沒有特意區(qū)分過，所以也忽略了二者在描述方法上的區(qū)別。所以觸發(fā)器的Q輸出端在每一個(gè)時(shí)鐘沿都會(huì)被更新，而所存器只能在使能電平有效器件才會(huì)被更新。end process。elsecount=count+1。同步清0的描述方法：processbeginwait until clk’event and clk=’1’。end if。在用硬件描述語言的設(shè)計(jì)中可以用如下的方式來描述：異步清0的描述方法：process(rst,clk)beginif rst=’1’ thencount=(others=’0’)。清除和置位信號(hào)要求象對待時(shí)鐘那樣小心地考慮它們，因?yàn)檫@些信號(hào)對毛刺也是非常敏感的。 清除和置位信號(hào)在FPGA的設(shè)計(jì)中，全局的清零和置位信號(hào)必須經(jīng)過全局的清零和置位管腳輸入，因?yàn)樗麄円矊儆谌值馁Y源，其扇出能力大，而且在FPGA內(nèi)部是直接連接到所有的觸發(fā)器的置位和
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