數(shù)字電路設(shè)計(jì)入門(mén)fpgaasic轉(zhuǎn)-文庫(kù)吧資料
2025-05-15 19:50本頁(yè)面
【正文】 發(fā)流程之外，另外一方面是學(xué)習(xí)其內(nèi)部結(jié)構(gòu)。 作為 xilinx，第三方的綜合工具可以提供 EDIF 或者 NCF文件，自帶的 XST綜合工具輸出的是 NGC，與此同時(shí)，我們可能還會(huì)用到 xilinx 的 core， core文件主要以 edn形式存在；有了這些文件我們就進(jìn)入 implementation 階段，這個(gè)階段分 translate， Map， PAR 三大部分， translate 是把綜合得到網(wǎng)表和core 的網(wǎng)表文件轉(zhuǎn)化為 NGD 文件，作為 Map 的輸入， Map 是把網(wǎng)表文件映射到Xilinx 中的基本元件中，如 slice， blockram 等等，最后 PAR 也就是 place and route，最后就可以生成 bit 文件了。以前沒(méi)有用 LEDA 做代碼 QA的時(shí)候，我是經(jīng)常用 synplify 作為 QA 的工具的，當(dāng)然你得對(duì) synplify 的綜合策略和綜合報(bào)告比較熟悉才行。 綜合，可以用 synplify，也可以用 synopsys 的 fpga piler，當(dāng)然也可以用 ISE自帶的綜合工具， Mentor 也提供 fpga 開(kāi)發(fā)的工具。我們就用 xilinx 作為例子來(lái)講解吧。從設(shè)計(jì)到驗(yàn)證結(jié)束是一段漫長(zhǎng)的時(shí)間，一旦驗(yàn)證初步完成， RTL2GDSII 的過(guò)程是很快的。一片多少錢(qián)啊 ?！ 開(kāi)發(fā)周期， fpga6 個(gè)月， asic 一年。 bugs 是 asic 中致命的東西！ 對(duì)于費(fèi)用來(lái)說(shuō)， fpga 貴在單片，開(kāi)發(fā)工具和風(fēng)險(xiǎn)基本不存在。你想畫(huà)畫(huà)，可以，你得畫(huà)得好，畫(huà)不好就不能改了。就相當(dāng)于你什么都沒(méi)有，現(xiàn)在房子要由你來(lái)蓋，蓋多大 (floorplan)，要如何蓋，電源線如何走，水管如何設(shè)計(jì)，門(mén)開(kāi)在那個(gè)方向等等的東西。不會(huì)對(duì)房子有多大影響 只要你不把 fpga 燒掉。但是，你要知道，你只是在一個(gè)房子里面畫(huà)畫(huà)，這個(gè)房子就是現(xiàn)成的 fpga。 從另外一個(gè)側(cè)面看，也就是開(kāi)發(fā)速度和流程上看， fpga 開(kāi)發(fā)簡(jiǎn)單， asic 開(kāi)發(fā)流程長(zhǎng)風(fēng)險(xiǎn)大。 功耗：也是明顯的東西， fpga 功耗比 asic 要大。要是你知道自己的手機(jī)基帶芯片是一個(gè) fpga 做的，你肯定會(huì)氣死。當(dāng)然 LUT 中也有DFF，作為高速的設(shè)計(jì)一般都會(huì)在一個(gè)簡(jiǎn)單的組合邏輯操作之后打一拍，再做下一步的處理。為什么呢 ?因?yàn)?fpga 內(nèi)部是基于通用的結(jié)構(gòu)，也就是 LUT(look up table)，它可以實(shí)現(xiàn)加法器，組合邏輯等等，而 asic，一般你加法器就是加法器，而比較器就是比較器， fpga 結(jié)構(gòu)上的通用性必然導(dǎo)致冗余；另外，作為 fpga 基本單元是LUT(LUT 組成 SLICE， SLICE 組成 CLB這是 xilinx 的結(jié)構(gòu) )，為此大的設(shè)計(jì)假如一個(gè) LUT實(shí)現(xiàn)不了，就得用兩個(gè) LUT，一個(gè) SLICE 實(shí)現(xiàn)不了就要用 CLB，不同結(jié)構(gòu)處于特定的位置，信號(hào)之間的互聯(lián)，導(dǎo)致的 wire delay 是不可忽略的一部分。作為模擬，還有一些特殊的全定制芯片，一般都是從版圖開(kāi)始的。fpga 器件也是通過(guò)這個(gè)流程過(guò)來(lái)的，不過(guò)他應(yīng)該算一個(gè)通用器件，就如 cpu，可以在很多情況下應(yīng)用，不像 mp3 芯片，它就只能播放 mp3，所以只能稱為專(zhuān)用芯片。 asic 專(zhuān)用集成芯片，是針對(duì)特定應(yīng)用設(shè)計(jì)的芯片。 三、 fpga 和 asic 設(shè)計(jì)有什么區(qū)別 fpga 現(xiàn)場(chǎng)可編程器件， PLD 方面的東西，通過(guò) verilog 編譯成配置文件，加載到 fpga 中實(shí)現(xiàn)特定的功能。另外一種是要挑著仔細(xì)看的，比如設(shè)計(jì)類(lèi)的，使用類(lèi)的， 書(shū)寫(xiě) RTL 代碼需要注意什么，如何設(shè)計(jì)一個(gè)同步的 fifo，什么是阻塞，什么是非阻塞，其中區(qū)別在哪里，如何使用 Modelsim 仿真一個(gè)代碼，如何編譯，如何調(diào)試。這類(lèi)書(shū)就是語(yǔ)法書(shū)，工具書(shū)，和datasheet 之類(lèi)的東西，你只要粗略掃一遍，懂不懂無(wú)所謂，今后用到了，你知道在那個(gè)地方可以查到，查一查就知道了。我建議初學(xué)者可以多看看其 他人的代碼，看看一些簡(jiǎn)單的設(shè)計(jì)，比如是同步的 fifo， uart，比較簡(jiǎn)單的 statemachine。對(duì)于設(shè)計(jì)使用方面的書(shū)籍我要推薦的是：夏宇聞老師的 VERILOG數(shù)字系統(tǒng)設(shè)計(jì)教程；當(dāng)然《 VERILOG HDL 硬件描述語(yǔ)言》 也是一本非常好的語(yǔ)法書(shū)，另外想深入了解 Verilog，做驗(yàn)證的應(yīng)該看看 Donald amp。注意我們應(yīng)該用最簡(jiǎn)單的語(yǔ)言來(lái)描述硬件功能。首先，你必須買(mǎi)兩類(lèi)書(shū)，一類(lèi)是語(yǔ)法書(shū)，平常使用的時(shí)候可以查一查某些語(yǔ)法；一類(lèi)是，對(duì)語(yǔ)言的使用的講解和使用的方法 (如何書(shū)寫(xiě) RTL，如何設(shè)計(jì)電路，如何調(diào)試代碼，使用仿真器等 )；我用過(guò)一年的 VHDL 和兩年的 Verilog；作為過(guò)來(lái)人，我想介紹一些比較好的書(shū)給入門(mén)者，避免大家走彎路。 學(xué)習(xí)的進(jìn)步在于，把自己的想法用語(yǔ)言來(lái)實(shí)現(xiàn)，并調(diào)試驗(yàn)證是否正確。為什么這樣子說(shuō)呢 ?因?yàn)橛布枋稣Z(yǔ)言 RTL(寄存器傳輸級(jí) )主要是用來(lái)給綜合工具綜合成電路的，所以要滿足特定的 coding style，這些 coding style 將對(duì)應(yīng)這特定的邏輯，比如時(shí)序電路應(yīng)該怎么寫(xiě)，組合電路怎么寫(xiě)，這是有一定約束的，為此若你對(duì)邏輯電路比較熟悉，你就知道自己寫(xiě)代碼大體綜合后會(huì)采用什么門(mén)電路來(lái)組成；另外，寫(xiě)代碼就要仿真，這是不可 以避免的 不仿真，你怎么知道自己寫(xiě)的代碼符合設(shè)計(jì)的要求呢 ?能夠熟練使用仿真器，你就有了調(diào)試代碼的基本能力，否則，寫(xiě)再多的代碼也沒(méi)有用。有了這兩個(gè)基本功，就算你其他都不會(huì)也能找到工作，呵呵，或許你會(huì)說(shuō)，現(xiàn)在面試要問(wèn) fpga，要問(wèn)時(shí)序分析，有那么簡(jiǎn)單么 ?其實(shí)這些東西在 你有了這兩個(gè)基本功之后，其他的都可以慢慢學(xué)習(xí)。當(dāng)然你要知道基本門(mén)電路的功能，比如 D觸發(fā)器，與門(mén)，非門(mén)，或門(mén)等的功能 (不說(shuō)多的，兩輸入的還是比較簡(jiǎn)單的 )。實(shí)際上就是如何把我們從課堂上學(xué)到的邏輯電路使用原理圖 (很少有人用這個(gè)拉 )，或者硬件描述語(yǔ)言 (Verilog/VHDL)來(lái)實(shí)現(xiàn)，或許你覺(jué)得這太簡(jiǎn)單了，其實(shí)再?gòu)?fù)雜的設(shè)計(jì)也就是用邏輯門(mén)電路搭起來(lái)的。數(shù)字電路設(shè)計(jì)入門(mén) fpga asic 轉(zhuǎn) 一、首先要知道自己在干什么 ? 數(shù)字電路 (fpga/asic)設(shè)計(jì)就是邏輯電路的實(shí)現(xiàn)，這樣子說(shuō)太窄了，因?yàn)閍sic 還有不少是模擬的，呵呵。我們這
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