【正文】 _vector(3 downto 0)。 LC:BUFFER std_logic_vector(7 downto 0))。use 。（1）實(shí)物圖（2）計(jì)程模塊的VHDL設(shè)計(jì)library ieee。由于設(shè)計(jì)時(shí)只用兩個(gè)數(shù)碼管顯示，所以只能顯示到99，在程序中設(shè)置了讓等待時(shí)間到達(dá)99后變?yōu)?。（3）波形仿真等待標(biāo)志有效時(shí)，等待時(shí)間開(kāi)始計(jì)數(shù)。END PROCESS。 DDSJ(7 DOWNTO 4)=Q1。 END IF。139。 END IF。 ELSE Q1:=Q1。 ELSIF Q0=9 THEN Q1:=Q1+1。EVENT THEN IF Q1=9 AND Q0=9 THEN Q1:=0000。139。139。039。Q0:=0000。039。ARCHITECTURE ONE OF DDZT ISBEGIN PROCESS(CLK,SS,DDBZ) VARIABLE Q1,Q0: STD_LOGIC_VECTOR(3 DOWNTO 0)。 DDSJ:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 DDBZ:IN STD_LOGIC。USE 。（1）實(shí)物圖（2）等待狀態(tài)模塊的VHDL設(shè)計(jì)LIBRARY IEEE。END TWO。 BZ=CNT(0)。 END IF。 ELSE CNT:=CNT+39。 AND AJ39。 BEGIN IF AJ=39。END BZ。ENTITY BZ IS PORT(AJ:IN STD_LOGIC。USE 。（3）波形仿真從該波形圖可以看出輸入脈沖的頻率是輸出脈沖的頻率的五倍。END PROCESS。 END IF。039。 ELSE CNT:=CNT+1。 FULL:=39。139。 BEGIN IF CLK039。ARCHITECTURE ONE OF PULSE ISBEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 FOUT:OUT STD_LOGIC)。USE 。（1）實(shí)物圖CLK0：輸入555脈沖信號(hào)FOUT：輸出脈沖（2）分頻器的VHDL設(shè)計(jì)LIBRARY IEEE。6）譯碼模塊：實(shí)現(xiàn)將車(chē)費(fèi)計(jì)數(shù)模塊、等待狀態(tài)模塊和里程計(jì)數(shù)模塊輸出的BCD碼轉(zhuǎn)換成七段碼輸出。白天收費(fèi)標(biāo)準(zhǔn)：，超過(guò)3公里按3元/公里，車(chē)暫停超過(guò)三分鐘按2元/分鐘計(jì)算。4）等待狀態(tài)模塊：等待信號(hào)作用時(shí)，該模塊可以記錄等待的時(shí)間，并產(chǎn)生等待計(jì)費(fèi)的信號(hào)。3)計(jì)程模塊：在等待信號(hào)未作用時(shí)，來(lái)一個(gè)時(shí)鐘脈沖信號(hào)，里程值加1。在本設(shè)計(jì)中，具有5個(gè)模塊：1)分頻器：將時(shí)鐘信號(hào)進(jìn)行分頻。其動(dòng)態(tài)的顯示范圍為0到99元；還有兩個(gè)數(shù)碼管實(shí)現(xiàn)將汽車(chē)行駛的里程動(dòng)態(tài)的顯示出來(lái)，其動(dòng)態(tài)的顯示范圍為0到99公里；最后兩個(gè)數(shù)碼管講汽車(chē)的等待時(shí)間顯示出來(lái)，其動(dòng)態(tài)顯示范圍為0到99公里。當(dāng)按下WR按鈕后，進(jìn)入等待狀態(tài)，再次按下，計(jì)費(fèi)器又恢復(fù)行駛狀態(tài)，重復(fù)按此按鈕，重復(fù)以上功能。初始狀態(tài)為白天的計(jì)費(fèi)規(guī)則，當(dāng)按下DN后變?yōu)楹谝沟挠?jì)費(fèi)規(guī)則，再次按下重復(fù)以上規(guī)則。當(dāng)按下SS按鈕時(shí)，計(jì)費(fèi)器開(kāi)始工作，再次按下后清零等待時(shí)間、路程和費(fèi)用。根據(jù)撥碼開(kāi)關(guān)的高低電平來(lái)實(shí)現(xiàn)模擬汽車(chē)的相應(yīng)的轉(zhuǎn)態(tài)，如清零、停止。圖32 電纜它的作用是提供輸入信號(hào)。PC機(jī)和CPLD之間采用的是并行接口的通信方法，如圖32所示。 555電路的接法該電路的特點(diǎn)是“RA—7—RB——C”，RA與VCC相連。因此其獲得迅速發(fā)展和廣泛應(yīng)用。時(shí)基集成電路555就是其中的一種。555電路在數(shù)字系統(tǒng)中，為了使各部分在時(shí)間上協(xié)調(diào)動(dòng)作，需要有一個(gè)統(tǒng)一的時(shí)間基準(zhǔn)。7）譯碼模塊：實(shí)現(xiàn)將車(chē)費(fèi)計(jì)數(shù)模塊、等待狀態(tài)模塊和里程計(jì)數(shù)模塊輸出的BCD碼轉(zhuǎn)換成七段碼輸出。白天收費(fèi)標(biāo)準(zhǔn)：，超過(guò)3公里按3元/公里，車(chē)暫停超過(guò)三分鐘按2元/分鐘計(jì)算。5）等待狀態(tài)模塊：等待信號(hào)作用時(shí)，該模塊可以記錄等待的時(shí)間，并產(chǎn)生等待計(jì)費(fèi)的信號(hào)。4)計(jì)程模塊：在等待信號(hào)未作用時(shí)，來(lái)一個(gè)時(shí)鐘脈沖信號(hào)，里程值加1。2)分頻器：將時(shí)鐘信號(hào)進(jìn)行分頻。數(shù)碼管將計(jì)費(fèi)、等待時(shí)間和里程動(dòng)態(tài)的顯示出來(lái)。主要有三個(gè)開(kāi)關(guān)以及三個(gè)限流電阻,電源構(gòu)成。作用：使PC機(jī)中編寫(xiě)的VHDL語(yǔ)言的程序下載到CPLD芯片中，使電路實(shí)現(xiàn)所需的功能。、具體的方案設(shè)計(jì)、硬件電路方案設(shè)計(jì)以下為硬件電路的結(jié)構(gòu)簡(jiǎn)圖： CPLD 模塊動(dòng)態(tài)顯示電路時(shí)鐘控制模塊PC機(jī)開(kāi)關(guān)電路下載電路各模塊的組成和原理：（1）時(shí)鐘控制模塊此模塊是555電路所構(gòu)成的?？刂菩酒翰捎玫挠蠧PLD或者FPGA等。6. 各計(jì)數(shù)器的計(jì)數(shù)狀態(tài)用功能仿真的方法驗(yàn)證，并通過(guò)有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。4. 設(shè)計(jì)動(dòng)態(tài)掃描電路：將車(chē)費(fèi)、里程、等待時(shí)間動(dòng)態(tài)的顯示出來(lái)。2. 實(shí)現(xiàn)預(yù)置功能：能預(yù)置起步費(fèi)、每公里收費(fèi)、車(chē)行加費(fèi)里程、等待加費(fèi)時(shí)間。白天收費(fèi)標(biāo)準(zhǔn)：，超過(guò)3公里按3元/公里，車(chē)暫停超過(guò)三分鐘按2元/分鐘計(jì)算。 通過(guò)上面的步驟分別下載到實(shí)驗(yàn)箱中和FPGA中，驗(yàn)證了在仿真中的結(jié)果是正確的。（8） 下載選擇Tools菜單下的Programmer命令，然后在Program/Configure下打上鉤選中，點(diǎn)“start”按鈕開(kāi)始下載，“Progress”進(jìn)度條顯示下載進(jìn)度。如同此前進(jìn)行過(guò)的。進(jìn)行引腳鎖定，查閱附表，分別點(diǎn)“l(fā)ocation”選擇引腳號(hào)。（7） 鎖定引腳引腳鎖定，如下圖操作：引腳的鎖定是根據(jù)不同的電路和不同功能來(lái)確定的，不是一層不變的。設(shè)定好波形后，保存波形。出現(xiàn)以下窗口。編譯完成的提示如下，點(diǎn)擊確定即可。然后選擇FPGA或CPLD的有關(guān)參數(shù)，這些參數(shù)都是根據(jù)目標(biāo)芯片來(lái)選擇的。然后點(diǎn)擊“是”，出現(xiàn)以下窗口，點(diǎn)“Next ”。（3） 創(chuàng)建新工程按下“保存”按紐后會(huì)出現(xiàn)如下提示。（1） 新建VHDL文件 ，開(kāi)始編寫(xiě)VHDL程序。由自上而下的設(shè)計(jì)過(guò)程可知，從總體行為設(shè)計(jì)開(kāi)始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題，從而可以大大縮短系統(tǒng)的設(shè)計(jì)周期。此后可對(duì)綜合的結(jié)果在門(mén)電路級(jí)上進(jìn)行仿真，并檢查其時(shí)序關(guān)系。即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門(mén)級(jí)網(wǎng)絡(luò)表）。也就是說(shuō)，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。第二層次是RTL方式描述。一般來(lái)說(shuō)，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過(guò)對(duì)系統(tǒng)行為描述的仿真來(lái)發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題。在設(shè)計(jì)的過(guò)程中，對(duì)系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)：第一層次是行為描述。（４）ＶＨＤＬ是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，為眾多的ＥＤＡ廠商支持，因此移植性好。ＶＨＤＬ可以用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。寄存器傳輸級(jí)和邏輯門(mén)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此ＶＨＤＬ幾乎覆蓋了以往各種硬件俄語(yǔ)言的功能，整個(gè)自頂向下或由下向上的電路設(shè)計(jì)過(guò)程都可以用ＶＨＤＬ來(lái)完成。EDA市場(chǎng)日趨成熟，但我國(guó)的研發(fā)水平還很有限，需迎頭趕上。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。據(jù)最新統(tǒng)計(jì)顯示，中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年復(fù)合增長(zhǎng)率分別達(dá)到了50%和30%。中國(guó)華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。但各國(guó)也正在努力開(kāi)發(fā)相應(yīng)的工具。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要購(gòu)入一些最新的EDA技術(shù)。90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化(EDA)階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。70年代為計(jì)算機(jī)輔助設(shè)計(jì)(CAD)階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代了手工操作。第一章 EDA與QuartusII開(kāi)發(fā)系統(tǒng)簡(jiǎn)介 EDA發(fā)展概況電子設(shè)計(jì)技術(shù)的核心就是EDA技術(shù)，EDA是指以計(jì)算機(jī)為工作臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟