【正文】 由下到上依次執(zhí)行，直到最后一個(gè)上升請(qǐng)求信號(hào)執(zhí)行 完畢，當(dāng)電梯下降時(shí)候，只響應(yīng)比電梯所在樓層低的下樓信號(hào)，由上到下依次執(zhí)行，直到最后一下下降請(qǐng)求信號(hào)執(zhí)行完畢。 2) 設(shè)有電梯所處位置數(shù)碼管顯示部分，電梯運(yùn)行模式的 LED 顯示部分。 源程序編寫完成后，進(jìn)行編譯、運(yùn)行并生成模塊文件，確認(rèn)沒(méi)有錯(cuò)誤之后進(jìn)行波形仿真、時(shí)序分析。 end process。 end if。 stlight = not st。 amp。 else fdnlight = 39。 fdnlight(position) = 39。 then stlight(position) = 39。 清除電梯當(dāng)前外部下降請(qǐng)求信號(hào)和電梯內(nèi)部前往該樓層信號(hào) if cleardn = 39。 stlight = not st。 39。039。039。139。139。 else if clk39。 fuplight = 000000。039。 end keypro。 電梯位置指示 clearup:in std_logic。 電梯內(nèi)部各層請(qǐng)求按鍵 stlight: out std_logic_vector (6 downto 1)。電梯外部上升請(qǐng)求指示燈 fdnlight: out std_logic_vector (6 downto 1)。 上升請(qǐng)求按鍵（低電平有 fdn: in std_logic_vector(6 downto 2)。 按鍵時(shí)鐘 reset: in std_logic。 use 。 use 。其模塊原理圖 51 如下： 圖 51 時(shí)鐘分頻模塊原理圖 按鍵處理模塊 按鍵處理模塊的功能是把電梯外部與內(nèi)部的按鍵信號(hào)進(jìn)行處理，把處理好的按鍵信號(hào)送到電梯運(yùn)行控制模塊；根據(jù)電梯外部按鍵信號(hào)轉(zhuǎn)化為電梯運(yùn)行控制模塊的外部請(qǐng)求信號(hào)，根據(jù)電梯內(nèi)部的按鍵信號(hào)轉(zhuǎn)化為電梯運(yùn)行控制模塊的電梯前往信號(hào)，根據(jù)電梯樓層信號(hào)及時(shí)清除電梯外部與內(nèi)部按鍵信號(hào)。 end behave。 變量 t 的第 3 位輸出 8 分頻 end if。 clk_8hz = t(1)。139。 定義一個(gè) 8 位的 變量 begin process (clk) 時(shí)鐘分頻進(jìn)程 begin if clk39。定義輸入輸出變量 end clkdiv。 系統(tǒng)時(shí)鐘頻率 clk_2hz: out std_logic。 use 。其方框原理圖 50 如下： 圖 50 電梯控制器原理圖 時(shí)鐘分頻模塊 時(shí)鐘分頻模塊功能是將系統(tǒng)頻率分頻為兩種不同的頻率，一個(gè)是 2 分頻時(shí)鐘供電梯運(yùn)行控制模塊使用，另一個(gè) 8 分頻時(shí)鐘供其他模塊使用，其源代碼如下： 時(shí)鐘分頻模塊： LIBRARY ieee。電梯內(nèi)部輸出信號(hào)包括 6 個(gè)前往樓層按鈕指示信號(hào)、超重等警告指示信號(hào)、電梯當(dāng)前所在樓層指示信號(hào)、電梯運(yùn)行方面指示信號(hào)。對(duì)于電梯內(nèi)部輸入信號(hào)主要有： 6 個(gè)前往樓層的按鈕、提前關(guān)門按鈕、延時(shí)關(guān)門按鈕、電梯異常按鈕。 在電梯運(yùn)行時(shí)遵循如下規(guī)則：當(dāng)電梯處于上升模式時(shí)，只響應(yīng) 比電梯所在位置高的上樓信號(hào)，由下至上依次執(zhí)行；直到最后一個(gè)上樓請(qǐng)求執(zhí)行完畢，如有更高層有下樓請(qǐng)求時(shí)，則直接升到有下降請(qǐng)求的最高樓，然后進(jìn)入下降模式，電梯處于下降模式時(shí)，則與上升相反。 本次設(shè)計(jì)中，電梯控制模塊部分就利用 Moore 型狀態(tài)機(jī)的方法實(shí)現(xiàn)對(duì)電梯運(yùn) 行狀態(tài)的同步控制，通過(guò)將電梯運(yùn)行過(guò)程分解為一些實(shí)質(zhì)性的狀態(tài)來(lái)進(jìn)行轉(zhuǎn)換，使得電梯的運(yùn)行變得方便、快捷、穩(wěn)定。 Mealy 型狀態(tài)機(jī)的輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，它的輸出是輸入變化后立即變化的，不依賴時(shí)鐘的同步。用 VHDL 設(shè)計(jì)的狀態(tài)機(jī)根據(jù)不同的標(biāo)準(zhǔn)可以分為不同的形式： 1) 從狀態(tài)機(jī)的信號(hào)輸出方式上分： Mealy 型和 Moore 型； 2) 從狀態(tài)機(jī)的描述結(jié)構(gòu)上分：?jiǎn)芜M(jìn)程狀態(tài)機(jī)和多進(jìn)程狀態(tài)機(jī)； 3) 從狀態(tài)機(jī)表達(dá)形式上分：符號(hào)化狀態(tài)機(jī)和確定狀態(tài)編碼狀態(tài)機(jī)； 4) 從狀態(tài)機(jī)編碼方 式上分：順序編碼狀態(tài)機(jī)、一位熱編碼狀態(tài)機(jī)和其他編碼方式狀態(tài)機(jī)。 5) 上市時(shí)間快、成本低、開(kāi)發(fā)周期短， VHDL 語(yǔ)言的設(shè)計(jì)將大大提高數(shù)字單片化設(shè)計(jì)實(shí)現(xiàn)的速度，為生產(chǎn) 者大大節(jié)約開(kāi)發(fā)成本。 2) 不依賴于器件的設(shè)計(jì)， VHDL 允許設(shè)計(jì)者 生成一個(gè)設(shè)計(jì)而不需要首先選擇一個(gè)用來(lái)實(shí)現(xiàn)設(shè)計(jì)的器件，對(duì)于同一個(gè)設(shè)計(jì)描述，可以采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。 VHDL 硬件描述語(yǔ)言 VHDL 語(yǔ)言特點(diǎn) VHDL（ VeryHighSpeed Integrated Circuit Hardware Description Language）是一種標(biāo)準(zhǔn)的硬件描述語(yǔ)言，中文意思是超高速集成電路硬件描述語(yǔ)言；利用 VHDL 進(jìn)行系統(tǒng)行為級(jí)設(shè)計(jì)已經(jīng)成為 FPGA 與 ASIC 設(shè)計(jì)的主流，使用VHDL 不僅可以快速的描述和綜合 FPGA 設(shè)計(jì)，還可以提供一下的一些性能。 3) Lattice 是在系統(tǒng)編程（ ISP）技術(shù)的發(fā)明者，主要有：ispLSI2020/5000/8000、 MACH4/ ispMACH4000 等系列。 1) Altera 的主流 FPGA 分為兩大類：一種是側(cè)重低成本、容量中等、性能可以滿足一般邏輯設(shè)計(jì)要求的，如 Cyclone 系列；另一種是側(cè)重高性能、容量大、性能可以滿足各類高端應(yīng)用，如 Stratix 系列。 3) 可編程互連資源（ IR， Interconnect Resources）可以將 FPGA 內(nèi)部的CLB 和 CLB 之間、 CLB 和 IOB 之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)，IR 主要由許多金屬線段構(gòu)成，這些金屬 線段帶有可編程開(kāi)關(guān)，通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接。 1) 可配置邏輯塊（ CLB， Configurable Logic Block）是 FPGA 的主要組成部分，主要是由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)； FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一 3個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸入輸出模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。按照要求可以分為：時(shí)鐘分頻模塊、按鍵處理模塊、電梯運(yùn)行控制模塊、數(shù)碼管顯示模塊；分別設(shè)計(jì)出這四個(gè)模塊之后，進(jìn)行調(diào)試、運(yùn)行、功能仿真和時(shí)序分析，然后將生產(chǎn)的模塊圖在 原理圖編輯器中連接起來(lái)，組成完整的電梯控制器。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加，這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 VHDL 語(yǔ)言具有很強(qiáng)的移植能力，對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。如下圖 41 是 VHDL 的層次模型： 圖 41 具有不同構(gòu)造體的 VHDL 模型 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的 VHDL 語(yǔ)言程序就可以 描述十分復(fù)雜的硬件電路。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分、端口 )和內(nèi)部（或稱不可視部分），涉及實(shí)體的內(nèi)部功能和算法完成部分。 VHDL（ VeryHighSpeed Integrated Circuit Hardware Description Language）主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 軟件設(shè)計(jì) Altera 的 FPGA 設(shè)計(jì)主要采用兩種標(biāo)準(zhǔn)語(yǔ)言： VHDL/Verilog HDL。 CycloneIII 器件包含了許多新的特性，如嵌入存儲(chǔ)器、嵌入乘法器、 PLL 和低成本的封裝，這些都為諸如視頻顯示、數(shù)字電視 (DTV)、機(jī)頂盒 (STB)、 DVD 播放器、 DSL 調(diào)制解調(diào)器、家用網(wǎng)關(guān)和中低端路由器等批量應(yīng)用進(jìn)行了優(yōu)化。 硬件設(shè)計(jì) 本次設(shè)計(jì)主要是通過(guò) Altera 公司生產(chǎn)的 CycloneIII 這一款芯片進(jìn)行功能的實(shí)現(xiàn)， CycloneIII 器件采用 TSMC90nm 低 K 絕緣材料工藝技術(shù)，這種技術(shù)結(jié)合 Altera 低成本的設(shè)計(jì)方式，使之能夠在更低的成本下制造出更大容量的器件。 電梯輸出信號(hào)也主要包括外部輸出信號(hào)和內(nèi)部輸出信號(hào)；對(duì)于電梯外部輸出信號(hào)包括上升請(qǐng)求按鈕和下降按鈕指示信號(hào)、電梯當(dāng)前所 在樓層指示信號(hào)、電梯運(yùn)行方向指示信號(hào)。 電梯的輸入信號(hào)主要包括外部輸入信號(hào)和內(nèi)部輸入信號(hào)；對(duì)于電梯外部輸入信號(hào)：每一層電梯門外都有上升請(qǐng)求和下降請(qǐng)求按鈕，其中一樓電梯門外只有上升請(qǐng)求按鈕，六樓電梯門外只有下降請(qǐng)求按鈕。 設(shè)計(jì)原理與思路 本次設(shè)計(jì)是實(shí)現(xiàn) 6 層電梯的運(yùn)行控制，當(dāng)