課程設(shè)計(jì)論文-基于vhdl語言的簡易邏輯分析儀設(shè)計(jì)-文庫吧資料
2024-11-15 22:43本頁面
【正文】 循環(huán)移位 END IF。 ELSE A(3 DOWNTO 1)=A(2 DOWNTO 0)。039。139。 CLR 低電平，則異步清零 A ELSIF CLK39。039。 ARCHITECTURE DENG OF SHIFTER_4 IS SIGNAL A: STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATA_OUT:OUT STD_LOGIC)。 ENTITY SHIFTER_4 IS PORT(CLK,CE,CLR: IN BIT。 USE 。 四位移位寄存器 VHDL 源程序： LIBRARY IEEE。 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 19頁 共 24頁 END PROCESS。是連接符 END IF。THR_3。THR_1amp。 END PROCESS。 END IF。 WHEN OTHERS=STATE=S0。STATE=S0。DIN_3amp。 WHEN S3=THR_3=DIN_1amp。DIN_4。DIN_2amp。STATE=S2。DIN_3amp。 WHEN S1=THR_1=DIN_1amp。DIN_4。DIN_2amp。 SIGNAL THR_0,THR_1,THR_2,THR_3:STD_LOGIC_VECTOR(3 DOWNTO 0)。 定義四種狀態(tài) SIGNAL STATE: S:=S0。 END CONVERSION 。 DIN_4:IN STD_LOGIC。 DIN_2: IN STD_LOGIC。 USE ； ENTITY CONVERSION IS 定義實(shí)體部分 PORT (CLK ,EN:IN STD_LOGIC。 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 17頁 共 24頁 5 參考文獻(xiàn) [1]王道憲． CPLD/FPGA 可編程邏輯器件應(yīng)用與開發(fā)．北京：國防工業(yè)出版社 .． [2]張秀娟 ， 陳新華 .EDA 設(shè)計(jì)與仿真實(shí)踐 .北京 :機(jī)械工業(yè)出版社 .. [3]潘松，黃繼 業(yè) .EDA 技術(shù)與 .北京： 清華大學(xué)出版社 .2020. [4]鄭桐 ,李宏偉 ,丁茹 .基于 CPLD 的簡易邏輯分析儀設(shè)計(jì) .天津工程師范學(xué)院報(bào) .. [5]曾繁秦，孫剛見，李冰，王強(qiáng) .EDA 工程實(shí)踐 .北京：清華大學(xué)出版社 .. 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 18頁 共 24頁 附錄： VHDL 源程序清單 轉(zhuǎn)換接口模塊 ： LIBRARY IEEE。 在這三周時(shí)間里，得到了老師和同學(xué)的幫助，基本圓滿完成了課程設(shè)計(jì)。在第三星期主要是就前幾周的設(shè)計(jì)寫課程設(shè)計(jì)報(bào)告。并不斷改進(jìn)設(shè)計(jì)方案，使其達(dá)到理想的效果。在這期間還學(xué)習(xí)了關(guān)于 EDA 技術(shù)的一些知識和 MAXplusII 的使用方法，還有在網(wǎng)上搜索了一些關(guān)于自己設(shè)計(jì)課題的資料，了解了一下邏輯分析儀的基本原理，并對設(shè)計(jì)方案有了初步的想法。 雖然這次設(shè)計(jì)不是個(gè)人完全獨(dú)立完成的，但是它讓我認(rèn)識到了實(shí)踐給我們帶來了無窮的理解，讓我的想象和創(chuàng)造能力到了激發(fā)。 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 16頁 共 24頁 4 結(jié)束語 經(jīng)過三周的努力， 本 次 課程設(shè)計(jì) 已經(jīng)接近尾聲。前 5 單元里都是 0， 第 6 個(gè)單元開始是數(shù)據(jù) 0 00、 0 00、 0 00 等。輸入信號 cs 是片選信號。 數(shù)據(jù)存儲讀寫 的模塊和仿真波形圖 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 15頁 共 24頁 圖 數(shù)據(jù)存儲讀寫的模塊 圖 數(shù)據(jù)存儲讀寫的仿真波形圖 仿真波形 如圖 所示 。 FLEX 10K 中的嵌入式陣列由一系列具有實(shí)現(xiàn)邏輯功能和存貯功能的 FAB 組成。根據(jù)題目中對存儲深度的要求，每次觸發(fā)存儲 4頁的數(shù)據(jù)，觸發(fā)位 置前后各存儲 2 頁數(shù)據(jù)，這樣可滿足基本和擴(kuò)展要求。 將輸出信號 DOUT 展開，第一位是極性位，其他八位即 8 路信號的輸出信號。 （ 5） 數(shù)據(jù)采集和處理 CODP 的頂層模塊及其仿真圖 圖 數(shù)據(jù)采集和處理 CODP 的頂層模塊 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 14頁 共 24頁 圖 數(shù)據(jù)采集和處理 CODP 的仿真 波形 圖 仿真波形如圖 所示 。 數(shù)據(jù)處理模塊是將輸入信號和一個(gè)設(shè)定的標(biāo)準(zhǔn)值 18（十進(jìn)制） 相減 ，大于標(biāo)準(zhǔn)值 時(shí)產(chǎn)生 一個(gè)極性位 1，小于標(biāo)準(zhǔn)值時(shí)產(chǎn)生極性位 0。 控制器的功能即在不同時(shí)段產(chǎn)生不同的控制信號來控制其他模塊，以實(shí)現(xiàn)整體功能。狀態(tài) S4 時(shí)， EN1 為高電平，否則為高電平。 如果 START 是 S3,則在每次時(shí)鐘上升沿變化一次狀態(tài)，直到 S6 時(shí)，又變回狀態(tài) S0。 狀態(tài)信號 STATE 起初 是 S0， 變 為 S1 時(shí)， START 變高電平 ，否則為低電平 。輸入信號 EOC 是控制信號，和觸發(fā)模塊的觸發(fā)使能信號PEQ 連接。當(dāng) EN 低電平時(shí)，無輸出信號；當(dāng) EN 高電平時(shí)，每次時(shí)鐘信 號上升沿輸入信號 DATA[7..0]的數(shù)據(jù)賦給輸出信號Q。 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 11頁 共 24頁 存 儲 器R E G N數(shù) 據(jù) 處 理 器C A L C系 統(tǒng) 控 制 器C O U N T R O LD A T AE NC L KE O CR E G O U TS T A R TN W RO EQ 圖 CODP 的邏輯框圖 （ 2） 存儲器 REGN 的電路模塊及其仿真圖 圖 存儲器 REGN 的電路模塊 圖 存儲器 REGN 的仿真 波形 圖 仿真波形 如圖 所示。數(shù)據(jù)處理電路 CALC 實(shí)現(xiàn)采樣值和標(biāo)準(zhǔn)值（假設(shè)任意選擇標(biāo)準(zhǔn)值為（ 18） 10）的相減運(yùn)算，并完成極性位的判斷別（ 0 為正極性， 1 為負(fù) 極性）。 圖 是 CODP 的最高層次的邏輯框圖。 CODP 由存儲器 REGN，數(shù)據(jù)處理電路 CALC 和狀態(tài)控制器CONTROL 三個(gè)部分組成。因此有如圖 所示控制器工作流程圖。 數(shù)據(jù) 采集和處理 （ 1） 數(shù)據(jù)采集和處理的軟件流程圖和組成框圖 8 位 信 號 輸 入判 斷 信號 部 分R A M控 制 器 和數(shù) 據(jù) 處 理 器C O D PO ES T A R TE O CN W RD O U T 極 性位 輸 出 圖 數(shù)據(jù)采集控制系統(tǒng)的組成框圖 上圖中 工作速率由時(shí)鐘信號 CLK 的速率決定。當(dāng) GBAR 低電平時(shí)，只有輸入信號 Q、 P 相同時(shí)， PEQ 輸出低電平，否則輸出高電平。 （ 5） 比較器的電路模塊及其仿真圖 圖 比較器的電路模塊 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 9頁 共 24頁 圖 比較器的仿真 波形
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