課程設(shè)計(jì)論文-基于vhdl語(yǔ)言的簡(jiǎn)易邏輯分析儀設(shè)計(jì)(參考版)
2024-11-11 22:43本頁(yè)面
【正文】 END BEHAVIORAL。 END IF。 END IF。) THEN DATA_O = RAM1(CONV_INTEGER(ADDR))。) THEN IF(OE = 39。) THEN IF(CS = 39。EVENT AND CLK = 39。 SIGNAL RAM1 : RAM。 END RAM。 輸出使能 DATA_I: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 地址總線 CS : IN STD_LOGIC。 –用于改變存儲(chǔ)器地址的長(zhǎng)度 PORT( CLK : IN STD_LOGIC。 ENTITY RAM IS GENERIC(WIDTH: INTEGER := 16。 USE 。 數(shù)據(jù)存儲(chǔ)讀寫模塊的 VHDL 源程序： LIBRARY IEEE。 運(yùn)算結(jié)果（低 8 位送 DAC 變換，高位－極性位直接輸出） END PROCESS。 END IF。 ELSE 基于 VHDL語(yǔ)言的簡(jiǎn)易邏輯分析儀設(shè)計(jì) 第 24頁(yè) 共 24頁(yè) FOR I IN 0 TO 8 LOOP 如果極性位＝ 0，則數(shù)值位不變 INTER3(I):=INTER2(I)。 則數(shù)值位求補(bǔ) INTER3(8):=39。 極性位生成 C:=INTER2(I) OR C。039。139。 INTER1 的各對(duì)應(yīng)位 INTER2:=INTER1+STAND。 FOR I IN 0 TO 7 LOOP INTER1(I):=DATA(I)。039。039。039。 3 個(gè)中間變量說(shuō)明 VARIABLE C:STD_LOGIC。 END CALC。 Q :OUT STD_LOGIC_VECTOR(8 DOWNTO 0) )。 USE 。 數(shù)據(jù)處理器 CALC 的 VHDL 程序 : LIBRARY IEEE。139。039。039。139。039。139。039。139。 END PROCESS。 END CASE。 WHEN S5= STATE=S6。 WHEN S3= STATE=S4。,狀態(tài)轉(zhuǎn)向 S3 STATE=S3。 THEN 如果 ECO=39。 WHEN S2= IF EOC=39。) THEN 如果時(shí)鐘有效作用沿發(fā)生 CASE STATE IS 狀態(tài)分支 WHEN S0= STATE=S1。 EVENT AND CLK=39。 SIGNAL STATE:STATE_SPACE。 END CONTROL。 ENTITY CONTROL IS 實(shí)體 CONTROL 說(shuō)明 PORT( CLK,EOC :IN STD_LOGIC。 系統(tǒng)控制器 CONTROL 的 VHDL 程序 : LIBRARY IEEE。 END PROCESS。 DATA 值賦于 Q END IF。139。139。 ARCHITECTURE A OF REGN IS BEGIN 基于 VHDL語(yǔ)言的簡(jiǎn)易邏輯分析儀設(shè)計(jì) 第 22頁(yè) 共 24頁(yè) PROCESS(CLK) BEGIN IF (CLK39。 Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ENTITY REGN IS 實(shí)體 REGN 說(shuō)明 PORT( CLK,EN :IN STD_LOGIC。 在以上頂層的 VHDL 描述文件中，用元件例化語(yǔ)句定義了三個(gè)單元 REGN、 CALC和 CONTROL，這三個(gè)單元的邏輯功能可用下述 VHDL 文件述 存儲(chǔ)器 REGN 的 VHDL 程序 ： LIBRARY IEEE。 端口映射 C1:CALC PORT MAP(REGIOUT,DOUT)。 BEGIN 內(nèi)部信號(hào) REGIOUT 說(shuō)明 REG8_1:REGN PORT MAP(CLK,EN,DATA,REGIOUT)。 ARCHITECTURE A OF CODP IS CODP 實(shí)體內(nèi)結(jié)構(gòu) A 說(shuō)明 SIGNAL EN:STD_LOGIC。 START,NWR,OE :OUT STD_LOGIC )。 DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 程序包 CODP_LIB 說(shuō)明結(jié)束 LIBRARY IEEE。 END COMPONENT。 COMPONENT CONTROL CONTROL 單元說(shuō)明 基于 VHDL語(yǔ)言的簡(jiǎn)易邏輯分析儀設(shè)計(jì) 第 21頁(yè) 共 24頁(yè) PORT( CLK,EOC :IN STD_LOGIC。 Q :OUT STD_LOGIC_VECTOR(8 DOWNTO 0) )。 END COMPONENT。 DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 END BEHAV。 END PROCESS。 THEN R16S(15 DOWNTO 0)=D。EVENT AND CLK=39。 THEN CLR 是異步清零信號(hào)，高電平有效 R16S=0000000000000000。 BEGIN PROCESS(CLK,CLR) BEGIN IF CLR=39。 END REG16B。 D :IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 ENTITY REG16B IS PORT( CLK:IN STD_LOGIC。 基于 VHDL語(yǔ)言的簡(jiǎn)易邏輯分析儀設(shè)計(jì) 第 20頁(yè) 共 24頁(yè) 鎖存儲(chǔ)器 VHDL 源程序： LIBRARY IEEE。139。039。039。 END HCT688。 GBAR : IN STD_LOGIC。 USE 。 END DENG 。 DATA_OUT=A(0)。 實(shí)現(xiàn)
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