【正文】 . . 0]CSOED AT A_I [ 7. . 0]D AT A_O[ 7. . 0]R AM 5in s t 存儲器 RAM 的仿真結(jié)果如圖 所示。從 CS 片選信號到來的那一刻，每過一個系統(tǒng)時鐘， RAM 內(nèi)部都有一個計數(shù)器加一，當(dāng)計數(shù)滿 64 次之后，關(guān)閉 RAM，停止讀寫。這時候 RAM 啟動，并開始對輸入的數(shù)據(jù)流進行采樣，之后將采集得來的信號數(shù)據(jù)寫入 RAM 中，采樣存儲時間持續(xù) 32 個系 統(tǒng)時鐘周期，亦即 32bit 每一通道，然后結(jié)束存儲。 該模塊的作用： RAM 作為整個設(shè)計中最核心的模塊，需要完成數(shù)據(jù)的采集和處理工作。 640 分頻器模塊完全能夠?qū)崿F(xiàn)所需要求，符合設(shè)計要求。 在圖 中， CLK 為時鐘信號， OUTPUT 輸出信號。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 640 分頻器的框圖如圖 所示。這就需要向 RAM 輸入一個周期為 640us 的控制信號。從圖 顯示的仿真波形看到，在時鐘上升沿以及 EN 高電平到來時，REGN 很好的將數(shù)據(jù) 4 及 4 之后的數(shù)據(jù)都進行了輸出，實現(xiàn)了它的功能，完全符合設(shè)計要求。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊元件圖如圖 所示。 該模塊的作用：數(shù)字信號發(fā)生器產(chǎn)生的數(shù)據(jù)流在源源不斷輸出到觸發(fā)電路的同時，也會不斷的輸出到這一模塊。從仿真圖可以看出，該觸發(fā)電路模塊實現(xiàn)了所需功能，完全符合設(shè)計要求?？梢钥吹?，在每個時鐘上升沿到來時，觸發(fā)電路都會對輸入數(shù)據(jù) INPUTM 和預(yù)置觸發(fā)字 INPUTN 進行對比，若不相同則輸出低電平，若在某一個時鐘上升沿觸發(fā)則將一直輸出高電平。 觸發(fā)模塊的仿真結(jié)果如圖 所示。只有當(dāng) 8 路信號的邏輯狀態(tài)與預(yù)置觸發(fā)字的邏輯狀態(tài)完全相同時，才會產(chǎn)生一個觸發(fā)信號發(fā)送出去，作為觸發(fā)模塊后面幾個模塊的控制信號。 圖 數(shù)字信號發(fā)生器仿真圖 圖 數(shù)字信號發(fā)生器元件符號圖 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 14 觸發(fā)電路實現(xiàn)與仿真 該模塊的設(shè)計框圖如圖 所示。在使能信號ENU 處于高電平狀態(tài)，時鐘信號 CLKU 上升沿到來并且加載信號 LOADA 處于低電平時，預(yù)置寄存器將預(yù)置信號 00000101（ 5）送入循環(huán)移位寄存器，從而產(chǎn)生連續(xù)不斷循環(huán)的數(shù)據(jù)流。 數(shù)字信號發(fā)生器仿真 使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。從圖中可以看出，當(dāng)時鐘信號上升沿到來且 LOAD 信號處于低電平時 ， 循環(huán)移位寄存器開始工作產(chǎn)生數(shù)據(jù)流 。 CLKLOADD[7..0]Q[7..0]SHIFTXinst 循環(huán)移位寄存器的仿真結(jié)果如圖 所示。 循環(huán)移位寄存器 循環(huán)移位寄存器作用：在每個時鐘上升沿到來時，對輸入的邏輯信號進行一次移位并輸出。 圖 任意 分頻器元件符號 圖 圖 帶異步置位 /復(fù)位通用寄存器仿真圖 圖 分頻器 時序仿真圖 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 12 圖 中， CLK 為時鐘信號， OUTPUT 為輸出信號。 使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 任意分頻器 任意分頻器的作用：主要是為了使得有源晶振可以實現(xiàn)自由選取，進一步方便系統(tǒng)的設(shè)計。 圖 中， CLK 為時鐘信號， SET 和 RESET 為置位復(fù)位信號， EN 為使能信號，D 為輸入測試數(shù)據(jù)， Q 為輸出觀察信號。 使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 CLOCK 時鐘主要負責(zé)控制循環(huán)移位寄存器。 分頻器 預(yù)置寄存器 循環(huán)移位寄存器 有源晶振輸入 預(yù)置信號輸入 8 路輸出信號 圖 8 路信號發(fā)生器 工作 流程圖 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 10 從上面的工作流程圖中可以清晰地看出這種設(shè)計簡單又十分方便，只涉及到分頻器，預(yù)置寄存器和循環(huán)移位寄存器這三部分的編程，幾乎只使用一個小的 FPGA 芯片就能實現(xiàn)。 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 9 第三章 系統(tǒng) 子模塊 實現(xiàn)與 仿真 分析 數(shù)字信號發(fā)生器實現(xiàn)與仿真 數(shù)字信號發(fā)生器的工作流程圖和組成框圖 8 路數(shù)字信號發(fā)生器的設(shè)計主要是用來產(chǎn)生 8 路循環(huán)連續(xù)的數(shù)字信號數(shù)據(jù)，作為本次設(shè)計的測試信號。之后 OE 會進入低電平狀態(tài)， RAM 讀出 32 個數(shù)據(jù)。該模塊的工作時序大致是這樣的：在接收到觸發(fā)電路發(fā)出的片選信號 CS 時，開始啟動工作。分頻后的時鐘作為 RAM 的讀寫使能信號OE 輸入給 RAM 進而控制 RAM 的讀寫 。當(dāng)使能信號 EN 到來 時，存儲器將會對使能信號 EN 到來時刻之后的數(shù)據(jù)流進行輸出，也即將觸發(fā)點之后的數(shù)據(jù)寫進 RAM 中。當(dāng)輸入的信號與預(yù)置的觸發(fā)字邏輯狀態(tài)相同時，輸出高電平信號，分別作為啟動存儲器、分頻器的使能信號和啟動 RAM 的片選信號。 其中預(yù)置寄存器 中預(yù)置的信號由外部 輸入。這樣的由 VHDL蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 8 語言描述的系統(tǒng)最后可以構(gòu)造于一個芯片中，只要配置好相 應(yīng)的引腳接口，就可以很方便地在硬件電路上進行測試。用 FGPA 方式實現(xiàn)的這種系統(tǒng)，就像我們能看到的，隨時都可以在原理圖上根據(jù)要求做出相應(yīng)的更改，只要對相應(yīng)模塊原先的程序進行少量更改就可以實現(xiàn)不同的我們想要的功能，增加或者減少一些功能，然后再把程序生成相應(yīng)的圖形符號互相連接起來就可。根據(jù)以上的要求，設(shè)計出來的簡易邏輯分析儀的系統(tǒng)實現(xiàn)框圖如圖 所示。系統(tǒng)設(shè)計中還將涉及到這樣幾個模塊，分別是觸發(fā)功能模塊，數(shù)據(jù)緩存模塊，采集和處理功能模塊。 總體設(shè)計方案 鑒于本次設(shè)計的基本要求，選擇 Quartus II 軟件平臺 來實現(xiàn)。當(dāng) 8 路通道數(shù)據(jù)流的邏輯狀態(tài)與預(yù)置的觸發(fā)字的邏輯狀態(tài)完全相同時，就會產(chǎn)生觸發(fā)信號。 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 6 第二章 設(shè)計方案 設(shè)計任務(wù) 和要求 本文基于 FPGA 設(shè)計一個 8 通道的簡易邏輯分析儀。 本次設(shè)計采用 FPGA 的設(shè)計方法主要考慮到 FPGA 的高靈活性，可更改性特點。 系統(tǒng)設(shè)計師 可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個 電路 試驗板被放在了一個 芯片 里。 目前 以硬件描述語言（ Verilog 或 VHDL）所完成的 電路 設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的 燒錄 至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證 的技術(shù)主流。 FPGA 簡介 FPGA（ FieldProgrammable Gate Array） ， 即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。現(xiàn)如今，邏輯分析儀不僅能夠分析計算機軟硬件、數(shù)字系統(tǒng)，而且可以和計算機聯(lián)合構(gòu)成多種智能分析儀或者邏輯分析插件，甚至能夠和一些數(shù)字電壓表、仿真器、傳統(tǒng)示波器結(jié)合在一起構(gòu)成完善的儀器系統(tǒng)。邏輯分析儀昂貴的價格和越來越廣泛的應(yīng)用前景之間的矛盾使邏輯分析儀向著高精度高智能化的方向發(fā)展，與此同時，在市場的作用下也催生了很多降低成本和拓展功能的方案。導(dǎo)致這樣的結(jié)果主要歸咎于其昂貴的價格，普通人很少能夠買得起。然而自從 1973 年第一臺真正意義上的邏輯分析儀誕生至今，已經(jīng)過去了 40 年，邏輯分析儀的普及之路依舊任重道遠 。傳統(tǒng)的示波器在這時候就顯得心有余而力不足，無法滿足我們的一些要求。然而在數(shù)字電路的實驗教學(xué)及數(shù)字系統(tǒng)的 開發(fā)設(shè)計中，卻發(fā)現(xiàn)傳統(tǒng)示波器所擁有的功能可以說是已經(jīng)滯后于我們當(dāng)代的教學(xué)要求，更別說能夠滿足企業(yè)或者社會研究實驗室的要求了。第四章為系統(tǒng)頂層的實現(xiàn)與仿真，主要給出了本設(shè)計的頂層原理圖及其仿真結(jié)果，并做出分析。第二章為設(shè)計方案，分別介紹了本次課題設(shè)計的設(shè)計任務(wù)，基本要求，并著重分析了本次設(shè)計的總體設(shè)計方案及其框圖。 本文共分為四章。系統(tǒng)的性能還可以在 不更改硬件電路的情況下得到進一步的提高。整個系統(tǒng)框圖十分精簡。 目前廣范圍、高精度數(shù)字式頻率和功率因數(shù)的測量，大都用單片機加高速專用計數(shù)器來實現(xiàn)。它們正在電子儀器儀表等領(lǐng)域的數(shù)字電子系統(tǒng)設(shè)計工作中發(fā)揮著越來越重要的作用。從傳統(tǒng)的得到廣泛應(yīng)用的單片機到今天的 FPGA/CPLD， 從 采用中小規(guī)模的芯片構(gòu)成電子電路系統(tǒng)到今天的現(xiàn)場可編程邏輯器件構(gòu)成電子電路系統(tǒng) ，電子設(shè)計技術(shù) 已經(jīng)踏上了一個嶄新的臺階。目前，邏輯分析儀的核心技術(shù)還被國外的大公司牢牢的掌握著，比如 Agilent 等公司，國內(nèi)的許多公司還處于生產(chǎn)制造階段，并沒有太多創(chuàng)新。 1973 年美國 HP 公司和BIOMATION 公司分別研發(fā)出了狀態(tài)分析儀和定時分析儀。 關(guān)鍵詞： 邏輯分析儀，數(shù)據(jù)采集， FPGA， VHDL 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 2 Abstract Logic analyzer is a kind of equipment which is similar to the oscilloscope, used to analyze the logic waveforms and the logical relation of the digital measurement system, when every clock e on, and preset trigger word logic is the same as the state, will trigger after the data are stored, processing and output display to the screen. FPGA is applied in this paper to design an eight channel of simple logic analyzer and realize the function of implementing input 8channel logic signal data judging, data storage, data collecting and processing, th