基于vhdl的電子秒表課程設(shè)計(jì)報(bào)告-文庫(kù)吧資料
2025-07-03 19:06本頁(yè)面
【正文】 的輸入頻率。認(rèn)為是分頻器有問(wèn)題，但是檢查源程序后發(fā)現(xiàn)邏輯是正確的。保存，編譯，再驗(yàn)證，問(wèn)題解決。檢查源程序，問(wèn)題果然是這樣的。就是說(shuō)18下一個(gè)是29，接下來(lái)是20,21。 問(wèn)題分析整個(gè)設(shè)計(jì)過(guò)程中遇到很多問(wèn)題，選擇其中有價(jià)值的幾個(gè)說(shuō)一下。在此后的十分鐘里，每分鐘開始的十秒會(huì)響，十分鐘后不再響。按復(fù)位鍵清零。用短路帽選好實(shí)驗(yàn)箱上的時(shí)鐘頻率，按下使能鍵，看到數(shù)碼管顯示秒表開始計(jì)時(shí)。檢測(cè)到硬件后，選add fiel，找到自己的文件，選中后點(diǎn)Start開始下載。接下來(lái)將程序下載至芯片。查表獲知管腳名稱，寫好后保存，全程編譯。分配管腳在Assignment Editor里。計(jì)數(shù)端六進(jìn)制計(jì)數(shù)正常，進(jìn)位端進(jìn)位時(shí)間正常。六進(jìn)制計(jì)數(shù)器仿真結(jié)果：仿真時(shí)間50us，時(shí)鐘周期2us。由圖可見(jiàn)，使能端使能功能，復(fù)位端清零功能均正常。 3系統(tǒng)仿真 時(shí)序仿真分頻器時(shí)序仿真結(jié)果：仿真時(shí)間是100ms，輸入脈沖是上面一排，下面是輸出脈沖，100ms內(nèi)有100個(gè)脈沖，即輸出是一個(gè)100Hz時(shí)鐘信號(hào)。這里不再贅述。 END behav。 CQ = CQI。 END IF。 ——計(jì)數(shù)端清零，進(jìn)位端置1。 COUT = 39。039。039。 THEN IF CQI 9 THEN CQI := CQI + 1。 THEN IF EN = 39。EVENT AND CLK=39。) 。 THEN CQI := (OTHERS =39。 BEGIN IF RST = 39。計(jì)數(shù)只有在使能端為1時(shí)有效，否則保持。當(dāng)計(jì)到九且再來(lái)一個(gè)脈沖時(shí)計(jì)數(shù)輸出清零，且進(jìn)位端給出高電平。END ARCHITECTURE ART。 END IF?！坑?jì)數(shù)7500次——輸出一個(gè)脈沖 ELSE NEWCLK=39。PROCESS(CNTER) ISBEGIN IF CNTER=10119999 THEN NEWCLK=39。 END IF?！狤LSE CNTER=CNTER+1。139。BEGINPROCESS(CLK) ISBEGIN IF CLK39。分頻器原理：輸入一個(gè)較高的頻率，比如750kHz，則設(shè)計(jì)算法，使得每輸入7500個(gè)脈沖輸出一個(gè)脈沖，這樣輸出端口就提供一個(gè)100Hz的頻率。最后設(shè)計(jì)一個(gè)驅(qū)動(dòng)蜂鳴器的模塊。選定實(shí)驗(yàn)箱產(chǎn)生的頻率送入分頻器，輸出100Hz頻率，驅(qū)動(dòng)顯示百分秒的十進(jìn)制計(jì)數(shù)器，此計(jì)數(shù)器進(jìn)位端接顯示時(shí)分秒的十進(jìn)制計(jì)數(shù)器。秒有共有6個(gè)輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個(gè)計(jì)數(shù)器與之相對(duì)應(yīng)，6個(gè)計(jì)數(shù)器的輸出全都為BCD碼輸出，這樣便與同顯示譯碼器（七段數(shù)碼管驅(qū)動(dòng)譯碼器）的連接，當(dāng)計(jì)時(shí)達(dá)60分鐘后，蜂鳴器鳴響10聲。秒表的邏輯結(jié)構(gòu)較簡(jiǎn)單，它主要由、顯示譯碼器、分頻器、十進(jìn)制計(jì)數(shù)器和6進(jìn)制計(jì)數(shù)器組成。使學(xué)生初步具有分析、尋找和排除電子電路中常見(jiàn)故障的能力。通過(guò)課程設(shè)計(jì)
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