【正文】 qa: out STD_LOGIC_VECTOR(3 DOWNTO 0)。end entity dzjsq。 wei:out std_logic_vector(2 downto 0)。use 。use 。library ieee。 元件例化就是將預(yù)先設(shè)計好的設(shè)計實體定義為一個元件，然后利用特定的語句將此元件與當前的設(shè)計實體中的指定端口相連接，從而為當前設(shè)計實體引入一個新的低一級的設(shè)計層次。這樣就能夠在7段數(shù)碼顯示管上，以512Hz的頻率掃描顯示出時鐘的數(shù)字變化。輸出是由動態(tài)掃描器來完成的。然后信號進入控制秒的計數(shù)器，當?shù)?0個脈沖時鐘到來時，產(chǎn)生一個進位信號， 送到控制分的計數(shù)器，同理，當?shù)?0個脈沖時鐘到來時，產(chǎn)生一個進位信號，送到控制小時的計數(shù)器。同時整個計數(shù)器有清零。 通過上面的分頻器，兩個60進制的計數(shù)器，一個12/24進制的計數(shù)器，6選1掃描器，7段數(shù)碼顯示器，設(shè)計如圖所示的頂層。 END PROCESS。 WHEN others= LED= 0000000 。 WHEN 1000 = LED= 1111111 。 WHEN 0110 = LED= 1011111 。 WHEN 0100 = LED= 0110011 。 WHEN 0010 = LED= 1101101 。 PRO2: PROCESS(SHUJU) BEGIN CASE SHUJU IS WHEN 0000 = LED= 1111110 。END IF。 WHEN OTHERS = NULL。 SHUJU = S6。 SHUJU = S5。 SHUJU = S4。 SHUJU = S3。 SHUJU = S2。 SHUJU = S1。 THEN CNT6 = CNT6 + 1。EVENT AND CLK = 39。 SIGNAL SHUJU: STD_LOGIC_VECTOR(3 DOWNTO 0)。END ENTITY。 WEI: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。ENTITY clock1 IS PORT(CLK: IN STD_LOGIC。USE 。 將二十四進制計數(shù)器和2個六十進制計數(shù)器的輸出作為LED顯示模塊的輸入，在時鐘信號的控制下通過此模塊完成6個LED數(shù)碼管的顯示，輸出信號為WEI[2…0]和LED[6…0]，分別為位選信號和段碼輸出。圖8 LED數(shù)碼管結(jié)構(gòu)圖數(shù)碼管的接口有靜態(tài)接口和動態(tài)接口。七段LED顯示器內(nèi)部由七個條形發(fā)光二極管和一個小圓點發(fā)光二極管組成，根據(jù)各管的亮暗組合成字符。 END PROCESS。 END IF。 ELSE CNT6=CNT6+1。 THEN IF CNT6=255 THEN clk_data=NOT clk_data。EVENT AND CLK=39。 THEN CNT6=0 。BEGIN PROCESS(CLK) BEGIN IF RST = 39。ARCHITECTURE behav OF fenpinqi ISsignal clk_data:std_logic。 CLK_OUT:out std_logic)。USE 。圖7 分頻器示意圖該模塊部分VHDL 源程序如下:LIBRARY IEEE。設(shè)計一個分頻器，要求將輸入512HZ的時鐘信號分頻為1HZ的時鐘信號作為計時器的秒輸入。 end process。 qa=tma。 end if。 end if。tmb:=0000。tmb:=tmb+1。139。139。 else if clk39。then tma:=0000。beginIf Reset = 39。ARCHITECTURE a1 OF count24 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0)。 qb: out STD_LOGIC_VECTOR(3 DOWNTO 0))。ENTITY count24 ISPORT( en,Reset,clk: in STD_LOGIC。USE 。圖5 二十四進制計數(shù)器示意圖圖6 小時計數(shù)器的仿真波形圖3）波形分析小時計數(shù)模塊利用24進制計數(shù)器，通過分鐘的進位信號的輸入可實現(xiàn)從00到23的循環(huán)計數(shù)。END a。qb=tmb。 end if。 end if。 end if。 if tmb=0101 then tmb:=0000。 thenrco=tmb(2)and tmb(0)and tma(3)and tma(0)。 thenif en=39。event and clk=39。 tmb:=0000。039。variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END count60。 qb: out STD_LOGIC_VECTOR(3 DOWNTO 0)。ENTITY count60 ISPORT( en,Reset,clk: in STD_LOGIC。USE 。圖4分鐘計數(shù)器的仿真波形圖3）波形分析小時計數(shù)模塊利用24進制計數(shù)器，通過分鐘的進位信號的輸入可實現(xiàn)從00到23的循環(huán)計數(shù)。 圖2 六十進制計數(shù)器示圖3秒計數(shù)器的仿真波形圖波形分析利用60進制計數(shù)器完成00到59的循環(huán)計數(shù)功能，當秒計數(shù)至59時，再來一個時鐘脈沖則產(chǎn)生進位輸出，即enmin=1；reset作為復(fù)位信號低電平有效，即高電平時正常循環(huán)計數(shù)，低電平清零。圖1總體方框圖本系統(tǒng)由六十進制計數(shù)器模塊、二十四進制計數(shù)器模塊、分頻模塊執(zhí)行計時功能, 輸入信號是512Hz，通過分頻后為1Hz，時鐘信號是1Hz作為計時器的秒輸入,秒為60進制計數(shù)器,分也為60進制計數(shù)器,小時采用二十四進制計數(shù)器, 各級進位作為高位的使能控制。(2)計時精度是1s。1）要求的功能模塊劃分；2）VHDL的設(shè)計描述（設(shè)計輸入）；3）代碼仿真模擬（前仿真）；4）計綜合、優(yōu)化和布局布線；5）布局布線后的仿真模擬（后仿真）；6）設(shè)計的實現(xiàn)（下載到目標器件）。需要說明的是，它們在硬件中都是并行運行的。而內(nèi)部的實體算法或?qū)崿F(xiàn)則由結(jié)構(gòu)體Architecture來描述。所以，內(nèi)部和外部的概念對系統(tǒng)設(shè)計的VHDL是十分重要的。VHDL將一個設(shè)計稱為一個實體Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見部分（實體名、連接）和內(nèi)部的隱藏部分（實體算法、實現(xiàn)）。 VHDL的設(shè)計結(jié)構(gòu)VHDL描述數(shù)字電路系統(tǒng)設(shè)計的行為、功能、輸入和輸出。使其在任何大系統(tǒng)的設(shè)計中，隨時可對設(shè)計進行仿真模擬。（四）可操作性由于VHDL具