【正文】 THEN CQI=0000。 BEGIN PROCESS(CLK, CLR, ENA) BEGIN IF CLR=39。 END CNT10。 CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLR: IN STD_LOGIC。 USE 。 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 26 參考文獻(xiàn) [1].潘松等 .EDA 技術(shù)實(shí)用教程 [M].科學(xué)出版社 .2020 年 [2].潘松等 .VHDL 教程 [M].西安電子科技大學(xué)出版社 .2020 [3].鄭儉鋒 .VHDL 設(shè)計(jì)及實(shí)現(xiàn) [M].電子設(shè)計(jì)應(yīng)用 .2020 [4].譚會生，張昌凡 .DA 技術(shù)及應(yīng)用（第三版） [M].西安電子科技大學(xué)出版社 [5].潘松等 .VHDL 實(shí)用教程 [M].成都：電子科技大學(xué)出版社 .2020:369,370,371 [6].康華光 .電子技術(shù)基礎(chǔ)數(shù)字部分 (第五版 ).高等教育出版社 .2020 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 27 附錄 1 數(shù)字秒表電路圖 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 28 附錄 2 數(shù)字秒表明細(xì)表 序號 代 號 名 稱 型號或規(guī)格 數(shù)量 備注 1 FPGA FPGA EP1K30144_3 1 2 R0 電阻 10K 4 3 R1 電阻 1 4 R2 電阻 5K 1 5 C1 電容 1uf 1 6 C2 電容 1 7 SW 按鍵 SWPB 4 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 29 附錄 3 數(shù)字秒表源程序代碼 CNT10 源程序代碼： LIBRARY IEEE。 在硬件和軟件仿真過程 中，驗(yàn)證了時鐘秒表的各項(xiàng)功能的正確，滿足計(jì)數(shù)指標(biāo)，但是在設(shè)計(jì)中還存在一些不足，比如在計(jì)數(shù)的時候，數(shù)碼管的輸出時為 0的，不能看見當(dāng)時已總共計(jì)了多少時，其次在數(shù)據(jù)輸出的時候要依據(jù)數(shù)據(jù)的大小來判斷輸出數(shù)據(jù)的道數(shù)等。在此基礎(chǔ)上將各個模塊通過原件列化語句連接在一起，構(gòu)成數(shù)字秒表電路系統(tǒng)，實(shí)現(xiàn)數(shù)字秒表的各個功能。劃分、綜合、和驗(yàn)證采用 EDA 軟件平臺自動完成。用 EDA 技術(shù)設(shè)計(jì)數(shù)字系統(tǒng)，在每一層次上，都有描述、劃分、 綜合、和驗(yàn)證四種類型的工作。數(shù)字秒表的頂層模塊是由DCMK 及 YIMAMK 組成，集合了這兩個模塊的功能，從而實(shí)現(xiàn)了數(shù)字秒表的功能 EDA 實(shí)驗(yàn)箱的硬件仿真 一、實(shí)驗(yàn)?zāi)康模河糜布抡骝?yàn)證數(shù)字秒表設(shè)計(jì)的正確性 二、實(shí)驗(yàn)儀器： EDA 試驗(yàn)箱，電腦一臺， QUARTUSⅡ軟件。 （七）、由 DCMK 和 YMMK 組成的頂層模塊 SHUXIMIAOBIAO 模塊的仿真波形如下圖， SHUZIMIAOBIAO 的 VHDL 程序見附錄 3。 （六）、由 HXMK 與選擇輸出模塊連接在一起構(gòu)成的 DCMK 的仿真波形圖如下圖， DCMK 的 VHDL 程序見附錄 3。 （五）、由計(jì)數(shù)模塊和記憶模塊連接成的 HXMK 的仿真波形如下， HXMK 的VHDL 程序見附錄 3。故該譯碼器符合設(shè)計(jì)要求。 （四）、譯碼模塊的波形仿真 1，譯碼模塊子程序 HC4511 的仿真波形如下： CH511的仿真波形圖 波形分析： 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 21 從 CH4511 的波形來看，輸出的各位數(shù)據(jù)，分別為輸入數(shù)據(jù)的字形碼。 注：選擇輸出模塊子程序 CNT8 的程序與記憶模塊的 CNT8 的程序一樣 ， 在此不贅敘。故該記憶模塊符合設(shè)計(jì)要求。故該計(jì)數(shù)器符合設(shè)計(jì)要求。故該譯碼器符合設(shè)計(jì)要求。故該寄存器的功能符合設(shè)計(jì)要求。故計(jì)數(shù)模塊的功能符合設(shè)計(jì)要求。故該觸 發(fā)器的功能符合設(shè)計(jì)要求。故該計(jì)數(shù)器的功能符合設(shè)計(jì)要求。 4 數(shù)字秒表的仿真與實(shí)驗(yàn) 本章將通過 QUARTUSⅡ軟件以及 EDA 實(shí)驗(yàn)箱對設(shè)計(jì)進(jìn)行硬件和軟件仿真，通過仿真波形和 EDA 實(shí)驗(yàn)箱數(shù)碼管顯示出的波形來驗(yàn)證設(shè)計(jì) 的正確性。它設(shè)置了一個清零端 CLR，只要 CLR 為 0，選擇輸出模塊的輸出馬上置零， i 的值也置零。同時 i 的值加一，然后再判斷 CLR 是否為零，再判斷JISHU 是否再次被按下，這樣就將下一路數(shù)據(jù)記錄下了，循環(huán)進(jìn)行此步驟，就可以將 8 到數(shù)據(jù)依次記 錄在記憶模塊中了。 記憶模塊子程序 （ 1）記憶模塊 VHDL程序及其子程序 REG3 DECODER3 CNT8 的 VHDL程序見附錄 3。 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 13 SZMB 將數(shù)字秒表清零： CLR=1 開始計(jì)數(shù) JISHU 端是否為上升沿 將當(dāng)前時間記錄在計(jì)數(shù)模塊 Select1 端是否為上升沿 輸出下一道數(shù)據(jù) 保持當(dāng)前的輸出數(shù)據(jù)不變 是否按下 STOP 鍵 N Y N Y N 數(shù)字秒表程序流程圖 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 14 記數(shù)模塊子程序 （ 1）記數(shù)模塊 VHLD 程序及模塊子程序 CNT FANXIANGQI 和 CNT8 的 VHDL程序見附錄 3。 （ 2）數(shù)字秒表的程序流程圖如下： （ 3）程 序流程圖的分析： 根據(jù)數(shù)字秒表的功能需要，在計(jì)數(shù)開始前，先清零，開始計(jì)數(shù)，然后判斷JISHU 鍵是否按下，當(dāng)按下的時候就將當(dāng)前數(shù)據(jù)記錄下來，再判斷 STOP 鍵是否被按下，若按下，則停止計(jì)數(shù)，再判斷 SELECT1 的狀況，逐次輸出被記錄的數(shù)據(jù)，若沒有按下，則繼續(xù)計(jì)數(shù)。 數(shù)字秒表的使用方法： 在使用數(shù)字秒表時，首先將電源開關(guān)（ SW）置為打開狀態(tài)，在計(jì)數(shù)開始之前，應(yīng)先按下清零鍵，將數(shù)字秒表清零，計(jì)每道數(shù)據(jù)時將計(jì)數(shù)鍵按下，計(jì)數(shù)完畢后，按下選擇輸出鍵，就可以將各道時間數(shù)據(jù)顯示在數(shù)碼管上了。 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 11 清零鍵：這個鍵的作用是將計(jì)數(shù)器以及寄存器中的數(shù)據(jù)清零，在開始計(jì)數(shù)前需要進(jìn)行清零操作，只需按下清零鍵即可。 功能鍵的作用： 計(jì)數(shù)鍵：這個鍵的主要作用是每當(dāng)它被按下一次，就代表已經(jīng)將當(dāng)前時間數(shù)據(jù)信號記錄下來了，當(dāng)按下 8 次后就將 8 道數(shù)據(jù)全部記錄了下來。 標(biāo)準(zhǔn)時鐘脈沖產(chǎn)生電路圖如下圖： 標(biāo)準(zhǔn)時鐘脈沖產(chǎn)生電路圖 整體電路 （ 1）數(shù)字秒表的整體電路圖見附錄 3. （ 2）工作原理： 首先由計(jì)數(shù)模塊，記錄來自時鐘產(chǎn)生電路產(chǎn)生的標(biāo)準(zhǔn)時鐘脈沖，再由記憶模塊，分別記錄由計(jì)數(shù)模塊產(chǎn)生的時間數(shù)字信號，再由選擇 輸出模塊將記憶模塊中的各路時間數(shù)字信號分別送到譯碼模塊，從而在數(shù)碼管上顯示出個路時間信號。 （ 2）模塊原理圖如下 譯碼模塊原理圖 （ 3）工作原理 譯碼模塊的主要作用時間數(shù)據(jù)譯碼成共陰極 7 端顯示數(shù)碼的字型碼， 8 個譯武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 10 碼器的數(shù)據(jù)輸入端接來至選擇輸出模塊傳來的 32 為數(shù)字信號，數(shù)據(jù)輸出端接到8 位 7 段顯示數(shù)碼管的輸入端，從而將時間數(shù)字信號在數(shù)碼管中顯示出來。每當(dāng)選擇輸出功能鍵按下后，計(jì) 數(shù)器的輸出數(shù)據(jù)加一，使選擇器的地址發(fā)生改變，從而選擇輸出下一路數(shù)據(jù)。控制電路主要是用來產(chǎn)生不同的地址信號，從而實(shí)現(xiàn)對個道數(shù)據(jù)的選擇輸出。 8 進(jìn)制計(jì)數(shù)器的端口同上。 （ 1）模塊組成 ELECT8_1）以及對它起控制作用的 8 進(jìn)制計(jì)數(shù)器組成。 (3)記憶模塊原理圖如下圖： 記憶模塊的原理圖 (4)工作原理 將各個寄存器的清零的接在一起，以實(shí)現(xiàn)對整個記憶模塊的 清零，將 8 個寄存器的使能端接分別接到 3— 8 線譯碼器的輸出端，將 38 譯碼器的輸入端接到 8進(jìn)制計(jì)數(shù)器的輸出端，通過改變計(jì)數(shù)器的輸出值，從而改變譯碼器的輸出值來控制 8 個寄存器的工作狀態(tài)， 8 進(jìn)制計(jì)數(shù)器的時鐘端接到計(jì)數(shù)功能鍵，每按一次計(jì)數(shù)功能鍵計(jì)數(shù)器的值加一，再經(jīng)過譯碼，從而實(shí)現(xiàn)對八個寄存器的控制，使 8個寄存器的使能端依次有效，將 8 道時間數(shù)據(jù)記錄下來。 (2)記憶模塊主要端口的功能說明如下： 使能端：用來控制寄存器的工作狀態(tài)，為高電平有效，當(dāng)使能端為高電平時寄存器將輸入端口的數(shù)據(jù)記憶下來，當(dāng)使能端為低電平時，寄存器保持原來記憶武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 8 的數(shù)據(jù)不變。各使能端接至 T’觸發(fā)器的輸出端（ t）， T’觸發(fā)器的輸入端接停止鍵，以實(shí)現(xiàn)對對計(jì)數(shù)器狀態(tài)的控制。 數(shù)據(jù)輸出端：用來輸出 計(jì)數(shù)器記錄的數(shù)據(jù)，是 4 位數(shù)據(jù)線。 進(jìn)位端：當(dāng)計(jì)數(shù)器計(jì)數(shù)已滿時，進(jìn)位端輸出高電平，未滿時輸出低電平。 (2)計(jì)數(shù)器主要端口的功能如下： 時鐘產(chǎn)生模快塊 計(jì)數(shù)模塊 控制模 塊 記憶模塊 選擇輸出模塊 控制模塊 譯碼模塊 顯示模塊 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 7 時鐘端：用來接收時鐘產(chǎn)生電路產(chǎn)生的時鐘，接收上升沿時鐘脈沖。最后將各個模塊連接在一起，實(shí)現(xiàn)電路的功能。 由計(jì)數(shù)電路來記錄時鐘脈沖的個數(shù)，把時間信號轉(zhuǎn)化計(jì)數(shù)電路產(chǎn)生的數(shù)字信號。 本數(shù)字秒表的時鐘信號由 555 定時器夠成的多諧振蕩器構(gòu)成，產(chǎn)生周期為 FPGA 芯片 顯示電路 外圍按鍵電路 電源 基于 EDA 的數(shù)字秒表的設(shè)計(jì)原理圖 時鐘產(chǎn)生電路 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 5 的時鐘信號，故該數(shù)字秒表的精度為 ，其次它 是基于 EDA 技術(shù)來設(shè)計(jì)，采用 FPGA 芯片，用 VHDL 硬件描述語言來編程，故它還具有功耗低，計(jì)時速度快，具有較高的可靠性和實(shí)時性等。 停止計(jì)數(shù)鍵的作用是用來控制計(jì)數(shù)器的計(jì)數(shù)與停止，當(dāng)按下停止鍵后計(jì)數(shù)器的狀態(tài)發(fā)生改變。 數(shù)字秒表的性能 本數(shù)字秒表是基于 EDA 技術(shù)來設(shè)計(jì)，包含 4 個功能鍵，分別是計(jì)數(shù)鍵（ JISHU）、選擇輸出鍵（ SELECT1）、停止計(jì)數(shù)鍵（ STOP）、清零鍵（ CLR）。 方案二：基于 DEA 的數(shù)字秒表的設(shè)計(jì) 應(yīng)用 EDA 技術(shù)，采用 FPGA 芯片，用 VHDL 描述語言，將系統(tǒng)的功能通過硬件描述語言描述出來，然后將程序下載到 FPGA 芯片，設(shè)計(jì)出自己的芯片，就 AT89S51 電源電路 復(fù)位電路 時鐘電路 按鍵輸入電路 顯示電路 基于單片機(jī)設(shè)計(jì)的系統(tǒng)原理圖 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 4 可以實(shí)現(xiàn)數(shù)字秒表的功能。 設(shè)計(jì)方案的選擇與論證 方案一： 基于單片機(jī)的數(shù)字秒表設(shè)計(jì) 應(yīng)用 AT89S51 單片機(jī)設(shè) 計(jì)單片實(shí)現(xiàn)數(shù)字秒表，主要原理是應(yīng)用單片機(jī)的定時 /計(jì)數(shù)器的計(jì)數(shù)功能，對機(jī)器周期計(jì)數(shù)形成標(biāo)準(zhǔn)時間，然后通過單片機(jī)的并行口將記錄的數(shù)據(jù)在外接的數(shù)碼管上顯示。本數(shù)字秒表可用于體育比賽。由于這種需要的出現(xiàn)，設(shè)計(jì)出一個高精度的計(jì)時器既有重要的意義。人類才開始為時間編上數(shù)目，而且計(jì)算得越來越準(zhǔn)確。假如我們要在晝夜循環(huán)之間確定出某個時刻，則非有“ 測量準(zhǔn)則”不可。 modularization。VHDL。模塊化 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 2 Abstract This design based on VHDL DEA design tools, the largescale programmable logic devices FPGA, through the design chips to realize the system function. Use EDA technology to design digital system, in each level, all have description, classification, and prehensive, and validation of four types of work. The system design input to the EDA software, can use graphic, hardware description language or the hybrid input. Division, prehensive, and validation using EDA software platform done automatically. Is actually using modular design thought is, will the whole design HuaFen for counting module, memory mo