【正文】 ,1213 | || 4350,5868 | | +++NVRAM | | 39,42 | +++Telephone | | 78,36,51,54 | 2425,30,3233 +++Audio | | | 23,2629 +++串行DTE | 4041 | 11,1422,5557 | =============================================================== ===============================================================| Noise Source | neutral | noisesensitive +++VDD,GND, AGND | | 31,38,34,37 | +++Crystal | 52,53 | | +++Reset | | 35 | +++Memory BUS| 16,910,1213 | || 4350,5868 | | +++NVRAM | | 39,42 | +++Telephone | | 78,36,51,54 | 2425,30,3233 +++Audio | | | 23,2629 +++并行總線(xiàn) | 11,1422,4041 | || 5557 | | =============================================================== 3. 信號(hào)走線(xiàn) 各區(qū)域的地線(xiàn)，通常用0 Ohm電阻或bead在一點(diǎn)或多點(diǎn)相連。 e) 晶振電路盡量靠近其驅(qū)動(dòng)器件。 c) 對(duì)并行總線(xiàn)模塊，元器件緊靠Connector邊緣放置，以符合應(yīng)用總線(xiàn)接口標(biāo)準(zhǔn)，； a) 數(shù)字元器件集中放置以減少走線(xiàn)長(zhǎng)度； d) 對(duì)於串行DTE模塊，DTE EIA/TIA232E b) 模擬器件相互靠近且放置在PCB上包含TXATXARIN、VC、VREF信號(hào)走線(xiàn)的一面； 放置所有的模擬器件： b) 將元器件放置在數(shù)字和模擬信號(hào)布線(xiàn)區(qū)域的交界處。 首先放置混合型元器件(如Modem器件、A/D、D/A轉(zhuǎn)換芯片等)： c) Socket周?chē)舫鱿鄳?yīng)插件的位置。 a) Connector和Jack周?chē)舫霾寮奈恢茫? b) 在各個(gè)電路中劃分?jǐn)?shù)字、模擬、混合數(shù)字/模擬元器件； 在系統(tǒng)電路原理圖中： 1. 一般規(guī)則表七所示的焊盤(pán)幾何形狀推薦一個(gè)與名義標(biāo)準(zhǔn)接觸點(diǎn)或球的直徑相等或稍小的直徑。如前面所說(shuō)的，ＢＧＡ的焊盤(pán)一般是圓形的、阻焊界定或腐蝕阻焊脫離焊盤(pán)界定的。 　　阻焊定義焊盤(pán)圖形 － 如果使用阻焊界定的圖形，相應(yīng)地調(diào)整焊盤(pán)直徑，以保證阻焊的覆蓋。阻焊間隔應(yīng)該最小離腐蝕的銅焊盤(pán)０．０７５ｍｍ。 圖三、ＢＧＡ的焊盤(pán)可以通過(guò)化學(xué)腐蝕的圖案來(lái)界定，無(wú)阻焊層或有阻焊層疊加在焊盤(pán)圓周上（阻焊層界定）。在最后確定焊盤(pán)排列與幾何形狀之前，參考ＩＰＣ－ＳＭ－７８２第１４．０節(jié)或制造商的規(guī)格。 　　安裝座計(jì)劃 　　推薦給ＢＧＡ元件的安裝座或焊盤(pán)的幾何形狀通常是圓形的，可以調(diào)節(jié)直徑來(lái)滿(mǎn)足接觸點(diǎn)間隔和尺寸的變化。這種結(jié)構(gòu)在工業(yè)中有最廣泛的認(rèn)同，因?yàn)槠浣⒌幕A(chǔ)結(jié)構(gòu)和無(wú)比的可靠性。 　　 超過(guò)２０家主要的ＩＣ制造商和封裝服務(wù)提供商已經(jīng)采用了μＢＧＡ封裝。依順材料的獨(dú)特結(jié)合使元件能夠忍受極端惡劣的環(huán)境。μＢＧＡ* 封裝結(jié)構(gòu)的一個(gè)實(shí)際優(yōu)勢(shì)是它在硅芯片模塊外形內(nèi)提供所有電氣界面的能力。例如，那些使用剛性?xún)?nèi)插器(ｉｎｔｅｒｐｏｓｅｒ)結(jié)構(gòu)的、由陶瓷或有機(jī)基板制造的不能緊密地配合硅芯片的外形。 　　考慮封裝技術(shù) 　　元件的環(huán)境與電氣性能可能是與封裝尺寸一樣重要的問(wèn)題。將許多多余的電源和接地觸點(diǎn)分布到矩陣的周?chē)?，這樣將提供對(duì)排列矩陣的有限滲透?？墒谴蠖鄶?shù)采用０．５０ｍｍ間距的ＢＧＡ應(yīng)用將依靠電路的次表面布線(xiàn)。 　　 ０．５０ｍｍ的接觸點(diǎn)排列間隔是ＪＥＤＥＣ推薦最小的。許多公司已經(jīng)選擇對(duì)較低Ｉ／Ｏ數(shù)的ＣＳＰ不采用０．５０ｍｍ間距。下面的例子代表為將來(lái)的標(biāo)準(zhǔn)考慮的一些其它變量。ＪＥＤＥＣ ＪＣ－１１批準(zhǔn)的第一份對(duì)密間距元件類(lèi)別的文件是注冊(cè)外形ＭＯ－１９５，具有基本０．５０ｍｍ間距接觸點(diǎn)排列的統(tǒng)一方形封裝系列。雖然排列必須保持對(duì)整個(gè)封裝外形的對(duì)稱(chēng)，但是各元件制造商允許在某區(qū)域內(nèi)減少接觸點(diǎn)的位置。方形輪廓覆蓋的尺寸從７．０－５０．０，三種接觸點(diǎn)間隔 － １．５０，１．２７和１．００ｍｍ。該矩陣元件的總的外形規(guī)格允許很大的靈活性，如引腳間隔、接觸點(diǎn)矩陣布局與構(gòu)造。 　　 在該文件中詳細(xì)敘述的柵格陣列封裝外形在ＪＥＤＥＣ的９５出版物中提供。取決于制造ＢＧＡ所選擇材料的物理特性，可能要使用到倒裝芯片或引線(xiàn)接合技術(shù)。每一個(gè)制造商都將企圖將其特殊的結(jié)構(gòu)勝任用戶(hù)所定義的應(yīng)用。芯片模塊“面朝上”的結(jié)構(gòu)通常是當(dāng)供應(yīng)商正在使用ＣＯＢ（ｃｈｉｐ－ｏｎ－ｂｏａｒｄ）（內(nèi)插器）技術(shù)時(shí)才采用的。當(dāng)為ＢＧＡ元件建立接觸點(diǎn)布局和引線(xiàn)排列時(shí)，封裝開(kāi)發(fā)者必須考慮芯片設(shè)計(jì)以及芯片塊的尺寸和形狀。塑料與陶瓷ＢＧＡ元件具有相對(duì)廣泛的接觸間距（１．５０，１．２７和１．００ｍｍ），而相對(duì)而言，芯片規(guī)模的ＢＧＡ柵格間距為０．５０，０．６０和０．８０ｍｍ。為密間距ｆｉｎｅ ｐｉｔｃｈ開(kāi)發(fā)焊盤(pán)的設(shè)計(jì)者必須建立一個(gè)可靠的焊接連接所要求的最小腳尖與腳跟，以及在元件封裝特征上允許最大與最小或至少的材料條件。這些極限允許判斷焊盤(pán)通過(guò)／不通過(guò)的條件。 　　在這個(gè)標(biāo)準(zhǔn)中，尺寸標(biāo)注概念使用極限尺寸和幾何公差來(lái)描述焊盤(pán)允許的最大與最小尺寸。單向公差是要減小焊盤(pán)尺寸，因此得當(dāng)焊接點(diǎn)形成的較小區(qū)域。 　　用于焊盤(pán)的輪廓公差方法的方式與元件的類(lèi)似。 圖二、帶狀翅形引腳元件的IEC標(biāo)準(zhǔn)定義了三種可能的變量以滿(mǎn)足用戶(hù)的應(yīng)用 焊盤(pán)特性 最大一級(jí) 中等二級(jí) 最小三級(jí)腳趾焊盤(pán)突出 腳跟焊盤(pán)突出 側(cè)面焊盤(pán)突出 開(kāi)井余量 圓整因素 表二、平帶L形與翅形引腳() (單位:mm) 　　如果這些焊盤(pán)的用戶(hù)希望對(duì)貼裝和焊接設(shè)備有一個(gè)更穩(wěn)健的工藝條件，那么分析中的個(gè)別元素可以改變到新的所希望的尺寸條件。 圖一、兩個(gè)端子的、矩形電容與電阻元件的IEC標(biāo)準(zhǔn)可以不同以滿(mǎn)足特殊產(chǎn)品應(yīng)用 焊盤(pán)特性 最大一級(jí) 中等二級(jí) 最小三級(jí)腳趾焊盤(pán)突出 腳跟焊盤(pán)突出 側(cè)面焊盤(pán)突出 開(kāi)井余量 圓整因素 表一、矩形與方形端的元件(陶瓷電容與電阻) (單位:mm) 　　焊接點(diǎn)的腳趾、腳跟和側(cè)面圓角必須針對(duì)元件、電路板和貼裝精度偏差的公差平方和。這些信息的目的是要提供適當(dāng)?shù)谋砻尜N裝焊盤(pán)的尺寸、形狀和公差，以保證適當(dāng)焊接圓角的足夠區(qū)域，也允許對(duì)這些焊接點(diǎn)的檢查、測(cè)試和返工。雖然在ＩＰＣ標(biāo)準(zhǔn)中的焊盤(pán)已經(jīng)為使用者的多數(shù)裝配應(yīng)用提供一個(gè)穩(wěn)健的界面，但是一些公司已經(jīng)表示了對(duì)采用最小焊盤(pán)幾何形狀的需要，以用于便攜式電子產(chǎn)品和其它獨(dú)特的高密度應(yīng)用。在采用最小的焊盤(pán)形狀之前，使用這應(yīng)該考慮產(chǎn)品的限制條件，基于表格中所示的條件進(jìn)行試驗(yàn)。 　　三級(jí)：最小 － 具有高元件密度的產(chǎn)品通常是便攜式產(chǎn)品應(yīng)用可以考慮“最小”焊盤(pán)幾何形狀。 　　二級(jí)：中等 － 具有中等水平元件密度的產(chǎn)品可以考慮采用這個(gè)“中等”的焊盤(pán)幾何形狀。 　　一級(jí)：最大 － 用于低密度產(chǎn)品應(yīng)用，“最大”焊盤(pán)條件用于波峰或流動(dòng)焊接無(wú)引腳的片狀元件和有引腳的翅形元件?！　≡摌?biāo)準(zhǔn)為用于貼裝各種引腳或元件端子的焊盤(pán)定義了最大、中等和最小材料情況。這些焊盤(pán)形狀局限于一個(gè)特定的元件，有一個(gè)標(biāo)識(shí)焊盤(pán)形狀的編號(hào)。 　　焊盤(pán)的要求 　　國(guó)際電子技術(shù)委員會(huì)ＩＥＣ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｔｒｏｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｓｓｉｏｎ的６１１８８標(biāo)準(zhǔn)認(rèn)識(shí)到對(duì)焊接圓角或焊盤(pán)凸起條件的不同目標(biāo)的需要。雖然焊盤(pán)圖案是在尺寸上定義的，并且因?yàn)樗怯≈瓢咫娐穾缀涡螤畹囊徊糠郑鼈兪艿娇缮a(chǎn)性水平和與電鍍、腐蝕、裝配或其它條件有關(guān)的公差的限制?？赡艿臅r(shí)候，焊盤(pán)形狀應(yīng)該以一種對(duì)使用的安裝工藝透明的方式來(lái)定義。最成功的開(kāi)發(fā)計(jì)劃是那些已經(jīng)實(shí)行工藝認(rèn)證的電路板設(shè)計(jì)指引和工藝認(rèn)證的焊盤(pán)幾何形狀。進(jìn)一步的財(cái)政決定必須考慮產(chǎn)品將如何制造和裝配設(shè)備效率。 　　高密度電子產(chǎn)品的開(kāi)發(fā)者越來(lái)越受到幾個(gè)因素的挑戰(zhàn)：物理復(fù)雜元件上更密的引腳間隔、財(cái)力貼裝必須很精密、和環(huán)境許多塑料封裝吸潮，造成裝配處理期間的破裂。這些公司認(rèn)識(shí)到便攜式電子產(chǎn)品對(duì)更小封裝的目前趨勢(shì)。當(dāng)設(shè)計(jì)要求表面貼裝、密間距和向量封裝的集成電路ＩＣ時(shí)，可能要求具有較細(xì)的線(xiàn)寬和較密間隔的更高密度電路板。為了在這個(gè)市場(chǎng)上競(jìng)爭(zhēng)，開(kāi)發(fā)者還必須注重裝配的效率，因?yàn)檫@樣可以控制制造成本。為便攜式產(chǎn)品的高密度電路設(shè)計(jì)應(yīng)該為裝配工藝著想。 高速PCB設(shè)計(jì)指南之二 第一篇高速PCB設(shè)計(jì)手段的采用構(gòu)成了設(shè)計(jì)過(guò)程的可控性，只有可控的，才是可靠的，也才能是成功的！ 高速PCB設(shè)計(jì)指南之二如高速器件布局時(shí)位置靠近，雖可以減少延時(shí)，但可能產(chǎn)生串?dāng)_和顯著的熱效應(yīng)。本文所闡述的方法就是專(zhuān)門(mén)針對(duì)解決這些高速電路設(shè)計(jì)問(wèn)題的。閉環(huán)是一個(gè)必須考慮的問(wèn)題，因?yàn)樗a(chǎn)生的輻射與閉環(huán)面積近似成正比。兩種情況都會(huì)形成天線(xiàn)效應(yīng)(線(xiàn)天線(xiàn)和環(huán)形天線(xiàn))。） 　　走線(xiàn)構(gòu)成一個(gè)不穿過(guò)同一網(wǎng)線(xiàn)或其它走線(xiàn)的環(huán)路的情況稱(chēng)為開(kāi)環(huán)。 　　任何高速和高功耗的器件應(yīng)盡量放置在一起以減少電源電壓瞬時(shí)過(guò)沖。）　　當(dāng)去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時(shí)，其平滑毛刺的效果最好。） 其它可采用技術(shù)　　為減小集成電路芯片電源上的電壓瞬時(shí)過(guò)沖，應(yīng)該為集成電路芯片添加去耦電容。表面積層通過(guò)在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來(lái)實(shí)現(xiàn) ，電阻和電容可埋在表層下，單位面積上的走線(xiàn)密度會(huì)增加近一倍，因而可降低 PCB的體積。對(duì)復(fù)雜的設(shè)計(jì)采用一個(gè)信號(hào)層配一個(gè)地線(xiàn)層是十分有效的方法。 抑止電磁干擾的方法 　　很好地解決信號(hào)完整性問(wèn)題將改善PCB板的電磁兼容性(EMC)。水平安裝方式因安裝較低有更低的電感?！　〈怪卑惭b方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。典型的用于TTL輸入信號(hào)(ACT, HCT, FAST)。 　　最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。這種方式用于時(shí)間延遲影響不大的總線(xiàn)驅(qū)動(dòng)電路。其缺點(diǎn)是RC匹配終端中的電容可能影響信號(hào)的形狀和傳播速度。RC匹配終端可以減少功率消耗，但只能使用于信號(hào)工作比較穩(wěn)定的情況。 　　在上面的兩個(gè)例子中使用了簡(jiǎn)單的終端電阻，實(shí)際中可選擇使用更復(fù)雜的匹配終端。終端電阻的阻值應(yīng)和連線(xiàn)的特征阻抗相匹配。采用自動(dòng)布線(xiàn)器是完成星型布線(xiàn)的最好的方法。但是這種走線(xiàn)結(jié)構(gòu)使得在不同的信號(hào)接收端信號(hào)的接收是不同步的。實(shí)際設(shè)計(jì)中，我們是使菊花鏈布線(xiàn)中分支長(zhǎng)度盡可能短，安全的長(zhǎng)度值應(yīng)該是：Stub Delay = Trt *. 　　例如。在控制走線(xiàn)的高次諧波干擾方面，菊花鏈走線(xiàn)效果最好。 　　對(duì)于菊花鏈布線(xiàn)，布線(xiàn)從驅(qū)動(dòng)端開(kāi)始，依次到達(dá)各接收端。當(dāng)使用高速邏輯器件時(shí)，除非走線(xiàn)分支長(zhǎng)度保持很短，否則邊沿快速變化的信號(hào)將被信號(hào)主干走線(xiàn)上的分支走線(xiàn)所扭曲。 合理規(guī)劃走線(xiàn)的拓?fù)浣Y(jié)構(gòu) 　　解決傳輸線(xiàn)效應(yīng)的另一個(gè)方法是選擇正確的布線(xiàn)路徑和終端拓?fù)浣Y(jié)構(gòu)。如果工作頻率達(dá)到或超過(guò)75MHz布線(xiàn)長(zhǎng)度應(yīng)在1英寸。現(xiàn)在普遍使用的很高時(shí)鐘頻率的快速集成電路芯片更是存在這樣的問(wèn)題。 （六）、避免傳輸線(xiàn)效應(yīng)的方法 針對(duì)上述傳輸線(xiàn)問(wèn)題所引入的影響，我們從以下幾方面談?wù)効刂七@些影響的方法。目前已有進(jìn)行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數(shù)和邊界條件設(shè)置又很困難，這將直接影響仿真結(jié)果的準(zhǔn)確性和實(shí)用性。EMI表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電