【正文】 器 74LS163 （同步清零，同步置數(shù)）設(shè)計(jì)一個(gè) 15進(jìn)制計(jì)數(shù)器。 2. 十六進(jìn)制計(jì)數(shù)器 74LS161 如下圖所示，其功能表如下表所示。 99. TTL三態(tài)門電路的三種可能輸出狀態(tài)是 ( )、 ( )、 ( )。 97. 同步時(shí)序邏輯電路中，所有觸發(fā)器狀態(tài) 的 變化 時(shí) ( )進(jìn)行的。 95. 多諧振蕩器有（ ）個(gè)穩(wěn)態(tài)（ ）個(gè)暫態(tài)；單穩(wěn)態(tài)電路有（ ）個(gè)穩(wěn)態(tài)，（ ）個(gè)暫態(tài)；施密特電路有（ ）個(gè)穩(wěn)態(tài)，（ ）個(gè)暫態(tài)。 93. 在將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)該考慮來 自低位的進(jìn)位， 這種運(yùn)算稱為 ( )。將二進(jìn)制數(shù)（ ） 2 轉(zhuǎn)換為八進(jìn)制數(shù) （ ） 。 90. 為了把時(shí)序電路的邏輯功能直觀、形象地顯示出來，可將其邏輯關(guān)系表示為 （ ） 、 （）或 （ ） 的形式。當(dāng)失去電源后 ,其信息代碼不會(huì) （ ） 。 87. 將二進(jìn)制、八進(jìn)制和十六進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的共同規(guī)則是 ( )。 85. 對于微分型單穩(wěn)態(tài)電路，正常工作時(shí)其輸入脈沖寬度應(yīng)（ ）輸出脈沖寬度。 84. 在一片存儲(chǔ)器芯片的存儲(chǔ)容量不 夠用時(shí) ,可以采用（ ）方法將多片存儲(chǔ)器芯片組合起來。 82. 一個(gè) 8 位 D/A轉(zhuǎn)換器，當(dāng)輸入為 10000001時(shí)輸出電壓為 5V，則輸入為 01010000時(shí)，輸出電壓為（ ） V。 80. RS觸發(fā)器的狀態(tài)方程是 ( )約束條件是 ( )， D觸發(fā)器的狀態(tài)方程是 ( )。 78. 1位觸發(fā)器可以存儲(chǔ) （ ） 位二進(jìn)制信息， 1位二進(jìn)制信息有 （ ） 和 （ ）二 種狀態(tài)。 76. R2R 倒 T 形電阻網(wǎng)絡(luò)數(shù)模轉(zhuǎn)換電路必須外加（ ）電源，其極性必須與單極性輸出電壓極性（ ）。 74. 對于 D 觸發(fā)器， 在不使用直接置數(shù)端時(shí)， 若現(xiàn)態(tài)為 0，欲使次態(tài)為 1，輸入 D=（ ） ；對于 T觸發(fā)器，欲使 n+1 nQ =Q ,輸入 T=（ ） 。 72. 在數(shù)字信號(hào)的傳輸過程中，有時(shí)需要從一組輸入數(shù)據(jù)中選出某一個(gè)來， 這時(shí)用到的邏輯電路叫做 ( )。 70. 將十進(jìn)制數(shù)（ 21． 5） 10轉(zhuǎn)換成二進(jìn)制數(shù)是 ( )，轉(zhuǎn)換成十六進(jìn)制數(shù)是 ( )。 68. 已知 Inte1 2114 是 lk 4 位的 RAM 集成電路芯片 ,它有地址線 （ ） 條 ,數(shù)據(jù)線（ ） 條。 66. 隨 機(jī)存儲(chǔ)器 RAM分為 （ ） 和 （ ） 兩大類。 64. 單穩(wěn)態(tài)觸發(fā)器具有一個(gè)（ ）和一個(gè)（ ）。 62. 任意兩個(gè)最小項(xiàng)之積恒為 （ ） ，全體最小項(xiàng)之和恒為 ( )。 60. 邏輯函數(shù) F=AB+C的最小項(xiàng)表達(dá)式為 ( )。 59. 構(gòu)成半導(dǎo)體存儲(chǔ)器中一個(gè)字的二進(jìn)制位數(shù)稱為（ ）。 57. RAM的優(yōu)點(diǎn)是 （ ） ，缺點(diǎn)是 （ ） 。 56. 八位移位寄存器，串行輸入時(shí)經(jīng) ( )個(gè) CP脈沖后， 才能使 八位數(shù)碼全部移入寄存器中。 54. 多諧振蕩器是用來產(chǎn)生（ ）的電路； 脈沖整形電路 可由（ ）觸發(fā)器和（ ）觸發(fā)器來完成。 52. D觸發(fā)器的狀態(tài)方程是 ( )， JK觸發(fā)器的狀態(tài)方程是 ( )。 51. 由兩個(gè)與非門構(gòu)成的基本 RS觸發(fā)器的 輸入信號(hào)為 R 和 S ，則其 特性方程為 n+1Q = （） 。 49. 對于 T觸發(fā)器，若現(xiàn)態(tài)為 0，欲使次態(tài)為 1，輸入 T=（ ） ，若現(xiàn)態(tài)為 1，欲使次態(tài)仍為1， 輸入 T=（ ） 。 47. 隨機(jī)存取存儲(chǔ)器中的信息代碼隨時(shí)可按指定地址進(jìn)行 （ ） 或 （ ） ,但當(dāng) 失去電源后 , 所存儲(chǔ)代碼將會(huì)全部 （ ） 。將二進(jìn)制數(shù)（ ） 2轉(zhuǎn)換為十進(jìn)制數(shù) （ ） 。 44. 隨機(jī)存取存儲(chǔ)器 RAM 有 （ ）和（ ） 兩種類型 。 42. 邏輯函數(shù) F=AB+C 的最小項(xiàng)表達(dá)式為 （ ） 。 40. 在最小項(xiàng)的性質(zhì)中有： n變量的全體最小項(xiàng)之和為 （ ） ，任意兩個(gè)最小項(xiàng)之積為 （ ） 。 38. 如果不考慮有來自低位的進(jìn)位將兩個(gè) 1位二進(jìn)制數(shù)相加，稱為 ( )，實(shí)現(xiàn)其運(yùn)算的電路叫 ( )。 36. 數(shù)字量的變化在時(shí)間上和數(shù)量上都是 ( )，表示數(shù) 字量的信號(hào)叫 ( )， 工作在其下的電子電路叫做 ( )。 34. 欲把輸入的正弦波信號(hào)轉(zhuǎn)換成同頻的矩形波信號(hào)，可采用（ ）電路。 33. 請將十進(jìn)制數(shù) 112轉(zhuǎn)換為十六進(jìn)制數(shù) （ ） 。 D觸發(fā)器的特性方程是 （ ） 。將二進(jìn)制數(shù)（ ） 2 轉(zhuǎn)換為十進(jìn)制數(shù) （ ） 。 29. 已知 Intel 2732 是 4k 8 位的 ROM 集成電路芯片 ,它有地址線 （ ） 條 ,數(shù)據(jù)線 （ ）條。 27. 邏輯代數(shù)中的三種基本運(yùn)算是 ( )、 ( )、 ( )。 25. 若一個(gè) 14 位 D/A 轉(zhuǎn)換器的滿刻度輸出電壓為 Vomax = 10V, 當(dāng)輸入 D =（ 10111010101111） 2時(shí)，輸出電壓為（ ） V。 23. 3 位逐次逼進(jìn)型 A/D 轉(zhuǎn)換器除了有比較器、控制邏輯電路、數(shù)碼寄存器和環(huán)形右移寄存器外，還必須包含（ ）轉(zhuǎn)換器等 5 部分電路組成。將二進(jìn)制 數(shù)（ ） 2轉(zhuǎn)換為十進(jìn)制數(shù) （ ） 。 20. 只讀存儲(chǔ)器 ROM 的掩模 ROM 的存儲(chǔ)單元是通過（ ）或（ ）器件的有無來存儲(chǔ) 0 信息，而可編程 ROM 即 PROM的存儲(chǔ)單元是通過（ ）通斷來存儲(chǔ) 0信息。 18. 將二進(jìn)制數(shù)（ 1101001． 01101） 2轉(zhuǎn)換成十進(jìn)制數(shù)是 ( )， 轉(zhuǎn)換成十六進(jìn)制數(shù)是 ( )。 16. 全面描述一個(gè)時(shí)序邏輯電路的功能，必須使用三組方程式，它們是 （ ） 。 14. 時(shí)序邏輯電路按觸發(fā)器時(shí)鐘端的連接方式不同可分為 （ ） 時(shí)序電路 和 （ ） 時(shí)序電路 兩類。 12. 請將十進(jìn)制數(shù) 102轉(zhuǎn)換為二進(jìn)制數(shù) ( ） 。 10. 用反演規(guī)則寫出邏輯函數(shù) F = AB+CD 的反函數(shù)是 ( )。 8. 邏輯函數(shù) F=AC+B的最小項(xiàng)表達(dá)式為 （） 。 6. 三種基本邏輯門是 ( )、 ( )、 ( )。 4. 在 ( )電路中，任一時(shí)刻的輸出信號(hào)不僅取決于當(dāng)時(shí)的輸入信號(hào)，而且還取決于電路原來的狀態(tài)。 2. 石英晶體多諧振蕩器可以產(chǎn)生（ ）的時(shí)鐘脈沖。（ ） 62. 異步計(jì)數(shù)器設(shè)計(jì)時(shí)，比同步計(jì)數(shù)器設(shè)計(jì)多增加的設(shè)計(jì)步驟為下列選項(xiàng)中的 D 所指。（ ） ( a ) ( b ) 60. 通過 四位數(shù)值比較器 HC85比較兩數(shù)的大小時(shí) ,在 A3 =B A2=B2情況下 ,如果 A1B1,則輸出 F(AB〉 =1,F(AB)=F(A=B)=0。（ ） 58. 用 n 級觸發(fā)器組成計(jì)數(shù)器，其最大計(jì)數(shù)模是 2n。（ ） A 與非門 B 或非門 C OC門 D 三態(tài)門 57. 邊沿結(jié)構(gòu)的觸發(fā)器其次態(tài)僅取決于 CP下降沿（或上升沿）到達(dá)前瞬間的輸入信號(hào)狀態(tài)，而在此前或后的一段時(shí)間內(nèi)，輸出狀態(tài)不受輸入信號(hào)影響。（ ） 55. 由與非門構(gòu)成的基本 RS觸發(fā)器 ,當(dāng) R=0 ， S=1 時(shí) ,則輸出狀態(tài)應(yīng)選為下列選項(xiàng)中的 B。（ ） A 計(jì)數(shù)器 B 移位寄存器 C 全加器 D 序列信號(hào)檢測器 53. 與 TTL電路相比 ,CMOS電路具有功耗低 ,結(jié)構(gòu)相對簡單 ,便于集成化等優(yōu)點(diǎn)。（ ） A 只能用反饋復(fù)位法清零 B 只能用修改 電路及變動(dòng) 驅(qū)動(dòng)方程的方法 C 必須用反饋復(fù)位法清零并修改驅(qū)動(dòng)方程 D 采用反饋置位法 51. 可以用來實(shí)現(xiàn)串 /并轉(zhuǎn)換的器件為下列選項(xiàng)中的 B 所指。（ ） A 接高電平，接高電平，接低電平 B 接高電平，接低電平，接低電平 C 接高電平，接高電平，接高電平 D 接低電平，接低電平，接低電平 49. 若 JK 觸發(fā)器的原狀態(tài)為 0， 欲在 CP 作用后仍保持為 0 狀態(tài)，則激勵(lì)函數(shù) JK 的值應(yīng)選下列選項(xiàng)中的 C。（ ） 47. 正邊沿 D 觸發(fā)器 ,在時(shí)鐘脈沖 CP正邊沿到來前 D為 1,而 CP正邊沿后 D變?yōu)?0,則 CP 正邊沿后輸出狀態(tài)為應(yīng)選為下列選項(xiàng)中的 B。 ( ) 45. 由于在系統(tǒng)可編程邏輯器件具有較強(qiáng)的邏輯功能 ,在邏輯電路使用中 ,通過編程可實(shí)現(xiàn)任意所需的組合或構(gòu)成時(shí)序邏輯電路。（ ） A RS = 0 B R+S = 1 C RS = 1 D R+S = 0 43. 對于或非門，只要有一個(gè)輸入為高電平，則輸出就為 0 （低電平），所以對或非門多余輸入端的處理不能接 1 （高電平）。 ( ) 41. 當(dāng)集成維持 阻塞 D 型觸發(fā)器的異步置 0 端DR =0異步置 1 端 ISD? 時(shí)，則觸發(fā)器的次態(tài) 01??nQ ，其工作狀態(tài) 應(yīng)選擇下列選項(xiàng)中的 B。 A Q = 0 B Q = 1 C Q=1 D 39. 具有兩個(gè)穩(wěn)定狀態(tài)并能接受、保持和輸出送來的信號(hào)的電路叫觸發(fā)器。（ ） A 譯碼 B 編碼 C 數(shù)據(jù)選擇 D 奇偶校驗(yàn) 37. 一個(gè) 4位移位寄存器原來的狀態(tài)為 0000，如果串行輸入始終為 1，則經(jīng)過 4個(gè)移位脈沖后寄存器的內(nèi)容為下列選項(xiàng)中的 D 所指。（ ） 35. 任一時(shí)刻的穩(wěn)定輸出不僅決定于該時(shí)刻的輸入，而且還與電路原來狀態(tài)有關(guān)的電路叫組合邏輯電路。（ ） 33. 如需要判斷兩個(gè)二進(jìn)制數(shù)的大小或相等，可以使用下列選項(xiàng)中的 C。（ ） ( a ) ( b ) 31. 能完成兩個(gè) 1 位二進(jìn)制數(shù)相加并考慮到低位來的進(jìn)位的器件稱為下列選項(xiàng)中的 C。功耗比 CMOS 門電路的大。（ ） A 在 CP 上升沿觸發(fā) B 在 CP 下降沿觸發(fā) C 在 CP = 1 的穩(wěn)態(tài)下觸發(fā) D 與 CP 無關(guān) 28. 在 TTL 集成與非門中，多發(fā)射極晶體管 T1 的主要作用是下列選項(xiàng)中的 B。（ ） 26. 對于 TTL與非門，只要有一個(gè)輸入為低電平，則輸出就為 1 （高電平），所以對與非門多余輸入端的處理不能接 0 （低電平）。（ ） A 8 B 4 C 3 D 2 24. 由 4 個(gè)觸發(fā)器構(gòu)成的寄存器可以存入 4 位二進(jìn)制代碼。（ ） A 編碼器 B 譯碼器 C 數(shù)據(jù)選擇器 D 22. 由 10級觸發(fā)器構(gòu)成的二進(jìn)制計(jì)數(shù)器，其模值為下列選項(xiàng)中的 D。 （ ） A R+S = 1 B R+S = 0 C RS = 1 D RS = 0 20. 用 8 級觸發(fā)器可以記憶的不同狀態(tài)為下列選項(xiàng)中的 D。 ( ) 18. 用觸發(fā)器設(shè)計(jì)一個(gè)同步十七進(jìn)制計(jì)數(shù)器所需要的觸發(fā)器數(shù)目為下列選項(xiàng)中的 D 所指。（ ） A 與有用輸入端連在一起 B 懸空 C 接正電源 D 接地 16. 若將使用正邏輯門等值轉(zhuǎn)換成負(fù)邏輯門來表示，則它們輸出與輸入之間的邏輯關(guān)系的表達(dá)式為下列選項(xiàng)中的 C。（ ） 14. 將 CMOS或非門作如圖所示連接 ,其輸出為 下列答案中的 C 。 A 2個(gè) B 4個(gè) C 8個(gè) D 16個(gè) 11. 半導(dǎo)體數(shù)碼管的每個(gè)顯示線段都是由下列選項(xiàng)中的 C構(gòu)成的 A 燈絲 B 發(fā)光二極管 C 發(fā)光三極管 D 熔絲 12. 如圖所示電路的輸出 F=A+B 。（ ） 9. 一個(gè)班級有 78位學(xué)生，現(xiàn)采用二進(jìn)制編碼器對每位學(xué)生進(jìn)行編碼，則編碼器輸出至少 7位二進(jìn)制數(shù)才能滿足要求。（ ） A 下降沿 觸發(fā) B 上升沿觸發(fā) C 高電平觸發(fā) D 低電平觸發(fā) 7. 如圖所示電路的輸出 F=A+B 。（ ） A 由同類型的觸發(fā)器構(gòu)成 B 各觸發(fā)器時(shí)鐘端連在一起，統(tǒng)一由系統(tǒng)時(shí)鐘控制 C 可用前級的輸出作后級觸發(fā)器的時(shí)鐘 D 可用后級的輸出作前級觸發(fā)器的時(shí)鐘 5. 把 D 觸發(fā)器轉(zhuǎn)換為 T’ 觸發(fā)器的方法是將 D 接至 nQ 。 ( ) 3. 可以用來暫時(shí)存放數(shù)據(jù)的器件叫寄存器。 A J=1， K=1 B J=1， K=