【正文】 B 接低電平 C 通過(guò) 的電容接地 D 通過(guò)小于 500Ω 的電阻接地 59. 下列函數(shù)中 式是函數(shù) Z=AB+AC的最小項(xiàng)表達(dá)式。 A Z = A B C + A B C + A B C B Z = A B C + A B C + A B C C Z = AB + BC + AC D CABCBAAB C ?? 60. 若一個(gè) 10 位二進(jìn)制 A/D 轉(zhuǎn)換器的滿刻度輸出電壓為 Vomax = , 當(dāng)輸入 D = （ 1100000010） 2時(shí)，輸出電壓為 V 。 A B C D 61. 可以用來(lái)實(shí)現(xiàn)并 /串行轉(zhuǎn)換和串 /并行轉(zhuǎn)換的器件是 。 A 計(jì)數(shù)器 B 移位寄存器 C 全加器 D 存儲(chǔ)器 62. 當(dāng)異步置數(shù)端 IRS DD ?? 時(shí)，輸出狀態(tài)是在 CP 由 1 變 0時(shí)刻發(fā)生變化，且與 CP=1期間輸入狀態(tài)變化無(wú)關(guān)，只取決于 CP 由 1 變 0 前瞬間輸入狀態(tài)而定的觸發(fā)器是 。 A 基本 RS觸發(fā)器 B D鎖存器 C 同步 JK觸發(fā)器 D 負(fù) 邊沿 JK觸發(fā)器 63. 回差是 電路的主要特性參數(shù)。 A 時(shí)序邏輯 B 施密特觸發(fā)器 C 單穩(wěn)態(tài)觸發(fā)器 D 多諧振蕩器 64. 由 10級(jí)觸發(fā)器構(gòu)成的二進(jìn)制計(jì)數(shù)器，其模值為 。 A 10 B 20 C 1000 D 1024 65. 在下列各圖中，或非邏輯對(duì)應(yīng)的邏輯圖是 。 A amp。 B ≥ 1 C ≥ 1 D =1 66. 如圖 1所示電路中， CP脈沖的頻率為 2KHZ，則輸出端 Q的頻率為 。 圖 1 A 1 kHZ B 2 kHZ C 4 kHZ D 8 kHZ 67. 10．若 4 位同步二進(jìn)制加法計(jì)數(shù)器當(dāng)前的狀態(tài)是 0111，下一個(gè)輸入時(shí)鐘脈沖后，其內(nèi)容變?yōu)? 。 A 0111 B 0110 C 1000 D 0011 68. 邏輯函數(shù) ? ?F = A B + C + D E 的反函數(shù)為 。 A ? ?A+ BC D + E B ? ?A+BC DE C ? ?A+ BC D + E D ? ?A+BC DE 69. 在下列邏輯電路中，不是組合邏輯電路的有 。 A 譯碼器 B 編碼器 C 全加器 D 寄存器 70. 下列觸發(fā)器中沒(méi)有約束條件的是 。 A 基 本 RS觸發(fā)器 B 主從 RS觸發(fā)器 C 鐘控 RS觸發(fā)器 D 鐘控 JK觸發(fā)器 71. 存在約束條件的觸發(fā)器是 。 A 基本 RS觸發(fā)器 B D鎖存器 C JK觸發(fā)器 D D觸發(fā)器 72. 能起定時(shí)作用的電路是 。 A 施密特觸發(fā)器 B 單穩(wěn)態(tài)電路； C 多諧振蕩器 D 譯碼器 73. 能完成兩個(gè) 1位二進(jìn)制數(shù)相加并考慮到低位來(lái)的進(jìn)位的電路稱為 。 A 編碼器 B 譯碼器 C 全加器 D 半加器 74. 欲把幅度變化較大不規(guī)則的輸入波形變 換為幅度一定與寬度一定的矩形脈沖， 應(yīng)選擇 電路。 A 多諧振蕩器 B 基本 RS觸發(fā)器 C 單穩(wěn)態(tài)觸發(fā)器 D 施密特觸發(fā)器 75. n變量可以構(gòu)成 個(gè)最小項(xiàng)。 A n B 2 n C 2n D 2 n 1 76. 如圖 所示 電路，設(shè)現(xiàn)態(tài) Q1 Q2=00，經(jīng)三個(gè)脈沖作用后， Q1 Q2的狀態(tài)應(yīng)為 。 A 10 B 00 C 11 D 01 77. 在 8位 D/A、轉(zhuǎn)換器中，其分辨率是 。 A 1/8 B 1/256 C 1/255 D 1/2 78. 若 4位二進(jìn)制加法計(jì)數(shù)器正常工作時(shí)，由 0000狀態(tài)開(kāi)始計(jì)數(shù)，則經(jīng)過(guò) 43個(gè)輸入計(jì)數(shù)脈沖后，計(jì)數(shù)器的狀態(tài)應(yīng)是 。 A 0011 B 1011 C 1101 D 1110 79. 時(shí)序邏輯電路中必須有 _________。 A 輸入邏輯變量 B 時(shí)鐘 控制 信號(hào) C 計(jì)數(shù)器 D 編碼器 80. 當(dāng) CMOS 主從邊沿 D 觸發(fā)器的異步置 0 端 RD=0 和異步置 1 端 SD=1 時(shí)，則觸發(fā)器的次態(tài) 。 A 與 CP和 D有關(guān) B 與 CP和 D無(wú)關(guān) C 只與 CP有關(guān) D 只與 D有關(guān) 81. 同步計(jì)數(shù)器 結(jié)構(gòu)含義 是指 的計(jì)數(shù)器 。 A 由同類型的觸發(fā)器構(gòu)成 B 各觸發(fā)器的時(shí)鐘端連在一起，統(tǒng)一由系統(tǒng)時(shí)鐘控制 C 可用前級(jí)的輸出做后級(jí)觸發(fā)器的時(shí)鐘 D 可用后級(jí)的輸出做前級(jí)觸發(fā)器的時(shí)鐘 82. 在組合邏輯電路的常用設(shè)計(jì)方法中，可以用 來(lái)表示邏輯函數(shù)。 A 真值表 B 狀態(tài)表 C 狀態(tài)圖 D 特性方程 83. 石英晶體多諧振蕩器的主要優(yōu)點(diǎn)是 。 A 電路簡(jiǎn)單 B 頻 率穩(wěn)定度高 C 振蕩頻率高 D 振蕩頻率低 84. 邏輯函數(shù) Y = A⊕ B 與 Y = A⊙ B滿足 關(guān)系。 A 互非 B 對(duì)偶 C 相等 D 無(wú)任何關(guān)系 85. 一個(gè) 16路數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有 __ 個(gè)。 A． B． C． D． A 16個(gè) B 2個(gè) C 4個(gè) D 8個(gè) 86. 時(shí)序邏輯電路中一定包含 。 A 觸發(fā)器 B 組合邏輯電路 C 移位寄存器 D 譯碼器 87. 下列器 件中，不屬于時(shí)序邏輯電路的是 。 A 計(jì)數(shù)器 B 移位寄存器 C 全加器 D 脈沖序列發(fā)生器 88. 常用的 A/D轉(zhuǎn)換電路是 A/D轉(zhuǎn)換器。 A 逐次逼近型 B 雙積分型 C 并聯(lián)型 D VF型 89. 在下列功能表示方法中，不適合用于表示時(shí)序邏輯電路功能的是 。 A 狀態(tài)轉(zhuǎn)換圖 B 特性方程 C 狀態(tài)轉(zhuǎn)換表 D 數(shù)理方程 90. 為把 50Hz的正弦波変成周期性矩形波，應(yīng)當(dāng)選用 。 A 施密特觸發(fā)器 B 單穩(wěn)態(tài)電路 C 多諧振蕩器 D 譯 碼器 91. 邊沿 JK觸發(fā)器是 。 A 在 CP上升沿觸發(fā) B 在 CP下降沿觸發(fā) C 在 CP=1的穩(wěn)態(tài)下觸發(fā) D 與 CP無(wú)關(guān)的 92. 555 定時(shí)電路 ⑤ 號(hào)端即控制 電壓端 VC 不用時(shí)，應(yīng)當(dāng) 。 A 接高電平 B 接低電平 C 通過(guò) F的電容接地 D 直接接地 93. 10位二進(jìn)制 A/D轉(zhuǎn)換器的分辯率是 。 A 1/10 B 1/100 C 1/1023 D 1/1024 94. 六管組成 的靜態(tài) RAM存儲(chǔ)單元由于管子數(shù)目多 ,所以功耗大 ,而三管組成的動(dòng)態(tài) RAM存儲(chǔ)單元功 耗較低 ,但它在進(jìn)行讀出信息操作后 ,對(duì)存儲(chǔ)單元要進(jìn)行 。 A 立即重新寫(xiě)入 信息操作 B 刷新操作 C 定期寫(xiě) 入 信息操作 D 95. 同或邏輯對(duì)應(yīng)的邏輯圖是 。 A = B ≥ 1 C ≥ 1 D amp。 96. 八位 DAC 電路可分辨的最小輸出電壓為 10 mv ，則輸入數(shù)字量為（ 10000000） B時(shí)，輸出電壓為 。 A B C D 1． 97. 求一個(gè)邏輯函數(shù) F的反函數(shù)，下列哪種說(shuō)法不正確： 。 A “ .”換成“ +”，“ +”換成“ .” B 原變量換成反變量，反變量換成原變量 C 變量不變 D 常數(shù)中的“ 0”換成“ 1”，“ 1”換成“ 0” 98. 一個(gè) 4路數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有 ______個(gè)。 A 2個(gè) B 3個(gè) C 4個(gè) D 5個(gè) 99. 在幾個(gè)信號(hào)同時(shí)輸入時(shí)，只對(duì)優(yōu)先級(jí)別最高的進(jìn)行編碼叫 。 A 數(shù)據(jù)選擇 B 優(yōu)先編碼 C 數(shù)據(jù)比較 D 譯碼 100. 若 JK 觸發(fā)器的原狀態(tài)為 0，要在 CP 作用后仍保持為 0 狀態(tài)，則 JK 的值應(yīng)是 。 A J=1， K=1 B J=1， K=0 C J=0， K= D J= ， K= 二、判斷題 (每題 1 分 )1. 同或邏輯函數(shù) Z 對(duì)應(yīng)的邏輯圖是下列選項(xiàng)中的 D。 答案 A 答案 B 答案 C 答案 D 2. 可編程邏 輯 陣列〈 PLA) 和可編程陣列邏輯 (PAL) 兩器件的區(qū)別是前者或陣列是可編程的 ,而后者或陣列是固定的 ,兩者的與陣列均可編程。 ( ) 3. 可以用來(lái)暫時(shí)存放數(shù)據(jù)的器件叫寄存器。（ ） 4. 同步計(jì)數(shù)器是下列選項(xiàng) A 所指的計(jì)數(shù)器。（ ） A 由同類型的觸發(fā)器構(gòu)成 B 各觸發(fā)器時(shí)鐘端連在一起，統(tǒng)一由系統(tǒng)時(shí)鐘控制 C 可用前級(jí)的輸出作后級(jí)觸發(fā)器的時(shí)鐘 D 可用后級(jí)的輸出作前級(jí)觸發(fā)器的時(shí)鐘 5. 把 D 觸發(fā)器轉(zhuǎn)換為 T’ 觸發(fā)器的方法是將 D 接至 nQ 。（ ） 6. 維持 阻塞 D 觸發(fā)器的觸發(fā)為下列選項(xiàng)中的 A。（ ） A 下降沿 觸發(fā) B 上升沿觸發(fā) C 高電平觸發(fā) D 低電平觸發(fā) 7. 如圖所示電路的輸出 F=A+B 。 ( ) 8. ： 在工作速度要求較高時(shí)，在同步計(jì)數(shù)器和異步計(jì)數(shù)器兩者之中，應(yīng)選用同步計(jì)數(shù)器。（ ） 9. 一個(gè)班級(jí)有 78位學(xué)生，現(xiàn)采用二進(jìn)制編碼器對(duì)每位學(xué)生進(jìn)行編碼，則編碼器輸出至少 7位二進(jìn)制數(shù)才能滿足要求。（ ） 10. 在二進(jìn)制譯碼器 中，若輸入有 4位代碼，則輸出信號(hào)數(shù)應(yīng)選用下列選項(xiàng)中的 C。 A 2個(gè) B 4個(gè) C 8個(gè) D 16個(gè) 11. 半導(dǎo)體數(shù)碼管的每個(gè)顯示線段都是由下列選項(xiàng)中的 C構(gòu)成的 A 燈絲 B 發(fā)光二極管 C 發(fā)光三極管 D 熔絲 12. 如圖所示電路的輸出 F=A+B 。 ( ) 13. 由 8級(jí)觸發(fā)器構(gòu)成的二進(jìn)制計(jì)數(shù)器模值為 16。（ ） 14. 將 CMOS或非門(mén)作如圖所示連接 ,其輸出為 下列答案中的 C 。（ ） A F=1 B F=0 C F=A D 15. 對(duì) TTL與非門(mén)多余輸入端的處理，不能將它們用下列選項(xiàng)中的 A方式處理。（ ） A 與有用輸入端連在一起 B 懸空 C 接正電源 D 接地 16. 若將使用正邏輯門(mén)等值轉(zhuǎn)換成負(fù)邏輯門(mén)來(lái)表示，則它們輸出與輸入之間的邏輯關(guān)系的表達(dá)式為下列選項(xiàng)中的 C。（ ） A 互為反函數(shù) B 互為對(duì)偶式 C 相等 D 答案都不正確 17. 如圖所示電路的輸出 F=0。 ( ) 18. 用觸發(fā)器設(shè)計(jì)一個(gè)同步十七進(jìn)制計(jì)數(shù)器所需要的觸發(fā)器數(shù)目為下列選項(xiàng)中的 D 所指。（ ） A 2 B 3 C 4 D 5 19. 已知 R 、 S 是 2個(gè)與非門(mén)構(gòu)成的基本 RS 觸發(fā)器的輸入端，則約束條件為下列選項(xiàng)中的 D。 （ ） A R+S = 1 B R+S = 0 C RS = 1 D RS = 0 20. 用 8 級(jí)觸發(fā)器可以記憶的不同狀態(tài)為下列選項(xiàng)中的 D。（ ） A 8 B 16 C 1