layout(集成電路版圖)注意事項(xiàng)及技巧總結(jié)-文庫吧資料
2025-06-11 18:59本頁面
【正文】 Nmos管子做在襯底上 因此周圍的guardring是Pdiff，在版圖上是一層PPLUS,上面加一層DIFF，用CONTACT連M1。周圍環(huán)境盡量一致。如果是2：5的匹配，則可以安排成AABABAA的矩陣。比如1：8的匹配，則可以做成33的矩陣，“1”的放在正中間，“8”的放在四周。等于把它像電纜一樣包起來。具體的方法是，在它的上下左右都連金屬線，這些線接地。因?yàn)樽呔€上的信號(hào)必然會(huì)帶來噪聲，交錯(cuò)糾纏的走線會(huì)影響敏感線的信號(hào)。Cadence 快捷鍵Ctrl+A：全選Shift+B：升到上一級(jí)試圖B：去某一級(jí)Ctrl+C：中斷某個(gè)指令，一般用ESCShift+C：裁切；首先調(diào)用命令，選中要裁切的圖形，后畫矩形裁切Ctrl+D：取消選擇Shift+E和E：是控制用戶預(yù)設(shè)的一些選項(xiàng)Ctrl+F：顯示上層等級(jí)HierarchyShift+F：顯示所有等級(jí)Ctrl+G：Zoom to GridG：開關(guān)引力吸附到某些節(jié)點(diǎn)I：插入Shift+K：清除標(biāo)尺K：標(biāo)尺L：標(biāo)簽工具M(jìn)：移動(dòng)工具Shift+M：合并工具Ctrl+N，Shift+N，N：控制線走向的Ctrl+N：先橫后豎Shift+N：直角正交N：斜45176。 兩臨近信號(hào)線上的信號(hào)相互影響成為串?dāng)_，較少crosstalk方法：采用差分結(jié)構(gòu)把crosstalk 化為公模擾動(dòng)。（3） 電源線，地線上盡量多打孔，以保證Nwell的良好接觸和p型襯底良好接地。模擬電路和數(shù)字電路的電源和地，還有一些敏感電路的電源線和地線都需要把它們保護(hù)起來，保證它們不相互影響。（3） 大功率供電一般出現(xiàn)在有大電流的地方，避免電遷移。 大功率供電的版圖及寬長比較大的器件的版圖（1） w較大的管子應(yīng)折成小單元并聯(lián)，原則是每個(gè)單元的電阻應(yīng)小于所有單元連接起來的總和。（4） 為避免由梯度引起的mismatch，采用moncentroid layout 同心結(jié)構(gòu)，且盡量緊密，差分對(duì)采用crosscoupled pairs（交叉耦合）結(jié)構(gòu)。（2） 最好把匹配管放在遠(yuǎn)離深擴(kuò)散邊緣的地方，至少兩倍結(jié)深，Nwell屬深擴(kuò)散，pmos 要放在阱內(nèi)距阱邊較遠(yuǎn)處。差分對(duì)主要使Vgs匹配，而電流鏡主要使ID匹配。例子：尺寸較大的管子被拆成小管子并聯(lián)時(shí)，要在兩端的小管子的柵旁加上dummy gate，這樣可以保證比較精確的電流匹配，而且這種dummy gate 的寬度可以比實(shí)際的柵寬小，各個(gè)小管子的gate 最好用metal 聯(lián)起來，如果用poly 連會(huì)引起刻蝕率的偏差。dummy器件的詳細(xì)描述如果周邊環(huán)境不同，會(huì)使工藝中的刻蝕率不同。MOS管的匹配主要有四方面影響因素 柵面積：匹配度與有源區(qū)面積（s=w*l）成反比關(guān)系 柵氧化層厚度：一般柵氧化層的管子匹配度較高 溝道長度調(diào)制：管子的不匹配與Vgs的不匹配成正比與溝道長度成反比。配置dummy器件，使版圖周圍環(huán)境一致，結(jié)構(gòu)更加對(duì)稱。（2）把襯底接觸孔的位置增多，盡量多打孔，保證襯底與電源的接觸電阻較小。（3）場(chǎng)屏蔽作用：每個(gè)block 外圍一層金屬，使每單元模塊同電勢(shì)而且模塊之間不相互影響。N管的周圍應(yīng)該加吸引少子電子的N型保護(hù)環(huán)（ns
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