eda課程設(shè)計說明書-文庫吧資料
2025-05-29 18:05本頁面
【正文】 碼輸出，這樣便于和顯示譯碼器連接。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。 現(xiàn)在對EDA的概念或范疇用得很寬。編程及仿真工具采用Quartus II，用Verilog對其編程（還可以加點對FPGA、QuartusII、Verilog的介紹）EDA技術(shù)是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。當clear再被置0的時，輸出被清零，可以重新開始。數(shù)碼管顯示，倒計時開始。此模塊和搶答鑒別模塊、計時模塊、蜂鳴器相連，用以實現(xiàn)其功能。 報警模塊在這個模塊中，主要實現(xiàn)在搶答過程中的兩次倒計時完后的蜂鳴器的鳴叫。計時模塊仿真如下圖所示：仿真說明：Count_time的低四位表示個位數(shù)碼管的顯示，高四位表示十位數(shù)碼管的顯示，用BCD碼表示。計時模塊開始工作從規(guī)定的99秒開始以秒計時，計時至0秒停止，此時蜂鳴器發(fā)出報警信號，提醒答題已經(jīng)終止。仿真圖形如下： 搶答計時模塊在這個模塊中主要實現(xiàn)搶答過程中的倒計時及顯示，本模塊設(shè)計中，設(shè)置了一個固定的時間99s，用兩個數(shù)碼管來顯示，分別表示兩位倒計時的個位和十位。只有當主持人按clear清零后即可再次搶答。Result[03]為發(fā)光二極管，主持人置低電平后, Result[03]都被置零。有人搶答時，相應(yīng)的二極管發(fā)光，且喇叭響兩秒鐘。 搶答器鑒別模塊在這個模塊中，主要實現(xiàn)搶答過程中的搶答功能。當主持人按下控制鍵、選手按下?lián)尨疰I或倒計時到時蜂鳴器響。除此之外，整個搶答器還需要一個使能信號和一個歸零信號，以便搶答器實現(xiàn)公平搶答和停止。3 單元模塊的設(shè)計它主要由搶答鑒別模塊，計時模塊，選擇模塊和報警模塊組成。芯片容量大，處理速度極快，管腳數(shù)目多，I/O口數(shù)目充足，既能滿足設(shè)計任務(wù)的要求，而且實現(xiàn)起來有比較簡單易行。但是單片機成本較高，而且單片機內(nèi)部資源豐富，僅僅用來做搶答器對其利用率過低，所以不選擇此種方案。 方案論證第一種方案利用基礎(chǔ)電路元件以及基本的數(shù)模電知識，電路功能與阿尼清晰，各項功能達到要求簡單，顯示準確，反應(yīng)靈敏，無競爭冒險的現(xiàn)象，但是電路結(jié)構(gòu)復雜，所用元器件較多，在繪制原理圖和編寫程序時比較復雜和繁瑣，所以不選擇此方案。搶答器有四路不同組別的搶答輸入信號，并能識別最先搶答的信號，搶答器共有兩個輸出顯示，代表選手的LED和倒計時顯示的數(shù)碼管，它們的輸出全為BCD碼輸出，這樣便于和顯示譯碼器連接。同時系統(tǒng)能夠?qū)崿F(xiàn)如下?lián)尨鹂刂疲挥虚_始后搶答才有效，如果在開始搶答前搶答無效，滿時后系統(tǒng)計時自動復位及主控強制復位，按鍵鎖定功能。利用51單片機及外圍接口實現(xiàn)的搶答系統(tǒng)，利用單片機的定時器/計數(shù)器定時和記數(shù)的原理，結(jié)合軟硬件，使系統(tǒng)能夠正確的進行計時，同時使數(shù)碼管能夠正確的顯示時間。當斷開時，RS觸發(fā)器處于手工工作狀態(tài)，當有選手搶答時，信號輸入S端，并鎖定其他選手。2 總體方案設(shè)計 方案比較 方案一此種方案用四個RS觸發(fā)器實現(xiàn)搶答和555定時電路以及一個74LS48優(yōu)先編碼器和計數(shù)器構(gòu)成。5)VHDL作為先進的硬件描述語言, 以其靈活、簡潔的設(shè)計風格在電路設(shè)計中發(fā)揮著越來越重要的作用。4)VHDL是標準化硬件描述語言, 屏蔽了具體工藝及器件的差異, 不會因工藝及器件的變化而變化。2)VHDL有非常豐富的數(shù)據(jù)類型: 位、位矢量、整數(shù)、實數(shù)、數(shù)組、結(jié)構(gòu)等, 可以非常靈活地描述系統(tǒng)總線和實現(xiàn)算法。用VHDL設(shè)計的智力競賽搶答器在計算機上仿真通過后, 下載到可編程邏輯器件中, 整個設(shè)計過程相對于傳統(tǒng)的設(shè)計方法, 有較大的突破, 重要體現(xiàn)在: 1)VHDL的設(shè)計采用自頂向下的設(shè)計方法?，F(xiàn)代數(shù)字系統(tǒng)的設(shè)計多采用自頂向下的設(shè)計方法, 屬階層式設(shè)計[ 1]。變革的技術(shù)是VHDL ( Very High S
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