【正文】 一確定型號(hào)的 EPLD， tPIA是一個(gè)固定值 ， 不因信號(hào)在PIA中的路徑不同而改變 。 各 LAB 之 間 通 過 PIA （ Programmable Interconnection Array） 互連 。 C 6 to16 16 36 6 to16 I/O 控制塊 6 6 to16 宏單元 1 to 16 LAB B 6 to16 16 36 6 to16 I/O 控制塊 6 6 to16 宏單元 1 to 16 LAB C amp。 圖 MAX7000E/S器件的結(jié)構(gòu)框圖 。 MAX7000系列的系統(tǒng)結(jié)構(gòu) MAX7000系列 PLD采用 CMOS EEPROM技術(shù)制造 ， 有 600～ 5000個(gè)可用門 。 EPLD、 CPLD、 FPGA是繼 SPLD后發(fā)展起、現(xiàn)仍在發(fā)展中的 PLD器件。 EPLD （ Erasable PLD：可擦除的可編程邏輯器件） PLA、 PAL、 GAL是 PLD早期發(fā)展進(jìn)程中的代表性產(chǎn)品，可將它們 統(tǒng)稱為簡(jiǎn)單 PLD（ SPLD） 。 圖 （ a） OLMC的時(shí)序輸出工作模式 圖 （ b） OLMC的組合 I/O工作模式 CLK OE D Q Q XOR(n) XOR(n) OLMC有 5種工作模式。 圖 OLMC的邏輯圖 XOR(n) 反饋 10 11 01 00 FMUX D Q 0 1 OMUX Vcc 0 1 PTMUX 00 01 10 11 TSMUX AC0 AC1(n) 來自與陣列 相鄰級(jí)輸出 Q AC0 AC1(n) AC1(m) 輸出引腳 CLK OE （ 2） OLMC （ Output Logic Macro Cell） 8輸入或門完成或運(yùn)算，異或門起著可編程控非門的作用。送入每個(gè) OLMC中或門的各有 8個(gè)乘積項(xiàng)（八條橫線） 。 圖 I 19 OLMC 1 I/O OLMC 2 OLMC OLMC OLMC OLMC OLMC OE OLMC 18 I/O 17 I/O 16 I/O 15 I/O 14 I/O 13 I/O 12 I/O 11 I/OE I/CLK I 3 I 4 I 5 I 6 I 7 I 8 I 9 （ 1）邏輯陣列 圖 。 GAL（ Generic Array Logic） 80年代在 PAL基礎(chǔ)上發(fā)展的 GAL（通用陣列邏輯）有著以下主要特點(diǎn)： 1. 首次在 PLD上采用了 EEPROM工藝，使得 PLD具有了電可擦除并可重復(fù)編程的性能。 圖 PAL中，每個(gè)或門的輸出作為觸發(fā)器的輸入，各觸發(fā)器的時(shí)鐘連接專用時(shí)鐘輸入線 CLK，因而可以實(shí)現(xiàn)同步時(shí)序邏輯。 12 2 1 0 2 0 2 1 0 2 0n n n n n n n n n n nQ D A Q Q A Q Q A Q Q Q A Q Q? ? ? ? ? ?11 1 2 1 0 1 0 2 0 1 0n n n n n n n n n n nQ D A Q Q Q A Q Q A Q Q A Q Q? ? ? ? ? ?10 0 0n n nQ D Q? ??O0 D Q Q D Q Q O1 與陣列 或陣列 I0 I1 CLK OE 實(shí)現(xiàn)一個(gè) 邏輯乘積項(xiàng) 實(shí)現(xiàn)一個(gè) 與或邏輯式 輸出端 D Q Q O2 I2 (A) (Q0) (Q1) (Q2) ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 時(shí)鐘 輸出使能 反饋 輸入端 輸入信號(hào) 輸出信號(hào) ? ? ? 在圖 ，連接每個(gè)與門的橫線可實(shí)現(xiàn)一個(gè)邏輯乘積項(xiàng)，每個(gè)乘積項(xiàng)的變量可編程選自輸入信號(hào)及反饋信號(hào)。編程時(shí)將不需要的連接位置處的熔斷絲熔斷而保留需要的熔斷絲?；?jiǎn)各卡諾圖 (過程略 )得到各 D觸發(fā)器輸入信號(hào)的表達(dá)式 以編程連接符號(hào)“ ?”將式 ()表達(dá)在與陣列、或陣列中就得到了用 PAL實(shí)現(xiàn)本例的邏輯電路圖，見圖 。狀態(tài)轉(zhuǎn)移表如表 。 圖 2 PAL F1 F0 A1 A0 與陣列 或陣列 例 基于圖 PAL實(shí)現(xiàn)可控加減法模 6計(jì)數(shù)器 (自然二進(jìn)制碼規(guī)律 )。 PAL（ Programmable Array Logic） PAL（可編程陣列邏輯）有以下主要特點(diǎn)： 1. 與陣列可編程，或陣列固定 。 習(xí)題 711 基于如圖 PLA實(shí)現(xiàn)題表 2線 4線譯碼器電路。這些優(yōu)化設(shè)計(jì)使得 EDA綜合器中的軟件算法較為復(fù)雜?？梢?PLA的與陣列并不固定產(chǎn)生輸入變量的全部最小項(xiàng)，其芯片面積使用效率高于 PROM。 PLA （ Programmable Logic Array） PLA（可編程邏輯陣列）中的 與陣列、或陣列均可被編程 。但用存儲(chǔ)器實(shí)現(xiàn)同步邏輯處理是一種能力強(qiáng)而又簡(jiǎn)單的方法 。 ? 存儲(chǔ)器的通用集成電路通常是多輸出位 (例如 8位 )、多存儲(chǔ)單元 (2K個(gè)， k10)。 ? 狀態(tài)轉(zhuǎn)移總發(fā)生在時(shí)鐘的有效邊沿，計(jì)數(shù)器是實(shí)現(xiàn)狀態(tài)轉(zhuǎn)移關(guān)系的電路形式，狀態(tài)的編碼決定著電路的復(fù)雜程度。 A3A2 A1 A0 D3 D2 D1 D0 ROM CSD3 D1 D0 Q3 Q1 Q0 寄存器 CLKX Z cp Qn+1 Qn 小結(jié) ? 同步時(shí)序邏輯電路是一種有限狀態(tài)機(jī)，其狀態(tài)轉(zhuǎn)移規(guī)律都可用狀態(tài)圖描述。 以當(dāng)前狀態(tài) Q2nQ1nQ0n和輸入 X作為地址 A3A2A1A0，在對(duì)應(yīng)的存儲(chǔ)單元(D3D2D1D0)存進(jìn)輸出信號(hào)Z和下一狀態(tài)Q2n+1Q1n+1Q0n+1 。在本例中，為使存儲(chǔ)位數(shù)目少、列表簡(jiǎn)單，可采用自然二進(jìn)制編碼，對(duì)狀態(tài) A、 B、 C、 D、 E分別分配 000、 00 0 01100。 在用分立觸發(fā)器實(shí)現(xiàn)時(shí)，狀態(tài)編碼的目的是追求觸發(fā)器級(jí)數(shù)少、外圍電路簡(jiǎn)單。 解：狀態(tài)圖中的狀態(tài)是由符號(hào)給出的。 Z作為時(shí)序電路的當(dāng)前處理結(jié)果， Qn+1作為對(duì)處理階段的記憶保存到下一時(shí)鐘有效沿時(shí)刻。 ROM地址 存 儲(chǔ) 數(shù) 據(jù) A3 A2 A1 A0 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 1 1 1 0 1 1 1 0 1 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1 0 0 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 Q3n Q2n Q1n Q0n Z Q3n+1 Q2n+1 Q1n+1 Q0n+1 當(dāng)前狀態(tài) 輸出 下 一 狀 態(tài) Ap1???????Ak Ak1 ?????? A1 A0 Dm1???Dk Dk1 ?????? D1 D0 ROM CSDk1?????? D1 D0 Qk1 ?????? Q1 Q0 寄存器 CLK?????? X ?????? ??? Z ?????? ?? ?????? cp Qn+1 Qn 在每個(gè)時(shí)鐘的有效沿，寄存器輸出更新，上一狀態(tài)被作為了當(dāng)前狀態(tài)Qn。根據(jù) 8421碼的規(guī)律，從狀態(tài) 0000開始，將下一狀態(tài)的碼型存入以當(dāng)前狀態(tài)碼為地址的存儲(chǔ)單元內(nèi)。 將 ROM輸出數(shù)據(jù)線的 D3D2D1D0經(jīng)寄存器依次連接輸入地址線 A3A2A1A0。每存儲(chǔ)單元需 5個(gè)存儲(chǔ)位 (1位輸出碼＋ 4位狀態(tài)碼 )，故m=5。 Ap1???????Ak Ak1 ?????? A1 A0 Dm1???Dk Dk1 ?????? D1 D0 ROM CSDk1?????? D1 D0 Qk1 ?????? Q1 Q0 寄存器 CLK?????? X ?????? ??? Z ?????? ?? ?????? cp Qn+1 Qn 例 8421碼模 10加法計(jì)數(shù)器，有 1位輸出 Z，Z在狀態(tài)為 1001時(shí)，輸出 1，其它狀態(tài)時(shí)輸出 0 解： 由于計(jì)數(shù)模值為 10，需要 4位狀態(tài)碼 ，故圖中的 k＝ 4。特別是在實(shí)現(xiàn)狀態(tài)轉(zhuǎn)移規(guī)律確定、無需直接存儲(chǔ)輸入信號(hào)的時(shí)序電路，如計(jì)數(shù)器、序列信號(hào)發(fā)生器等。 （ 2）存儲(chǔ)器實(shí)現(xiàn)時(shí)序邏