數(shù)電邏輯門(mén)電路ppt課件-文庫(kù)吧資料
2025-05-11 18:51本頁(yè)面
【正文】 或非門(mén)及其等效符號(hào)*32*33邏輯門(mén)等效符號(hào)的應(yīng)用利用邏輯門(mén)等效符號(hào)，可實(shí)現(xiàn)對(duì)邏輯電路進(jìn)行變換，以簡(jiǎn)化電路，能減少實(shí)現(xiàn)電路的門(mén)的種類。 VLVHVHVHVLVLVLVHVLVL1111VL01011000000A B F010001 1A B F1正、負(fù)邏輯的規(guī)定：*29A B F1G1G228正邏輯 :定義高電平為邏輯 “ 1” ，低電平為邏輯 “ 0” 。ABCSTSL門(mén) 既可線與，又保持了TTL與非門(mén)的推拉式輸出級(jí) →帶負(fù)載能力和工作速度均 ↑—— 性能優(yōu)越，應(yīng)用廣泛。ABCSamp。amp。=0。方法： 分時(shí)控制各個(gè)門(mén)的 CS端，使相應(yīng)的 TSL門(mén)的 CS00 1110111100L10BA01 1110111100L00BARu+VCC(OC門(mén) )三、集電極開(kāi)路與非門(mén) (OC門(mén) )四、三態(tài)與非門(mén) (TSL門(mén) )*25三態(tài)與非門(mén) (TSL門(mén) )片選端或使能端低電平使能amp。AB 否則為高阻態(tài)CS端有效電平可為高電平，也可為低電平。TTL門(mén)電路如何能實(shí)現(xiàn)線與？—— 可采用集電極開(kāi)路與非門(mén)或三態(tài)門(mén)24使用時(shí)輸出端要加上拉電阻！TSL門(mén)片選端或使能端當(dāng) CS端為有效電平時(shí)，amp。（ 2）普通的 TTL門(mén)不能 “線與 ”。—— 與非門(mén)關(guān)閉DE段：輸出低電平（邏輯 0）： 負(fù)載門(mén)輸入端電流 *一般情況下 取兩者中的較小者！22*IOL:負(fù)載門(mén)的輸入電流*21(b)灌電流工作（輸出低電平）情況：當(dāng)負(fù)載門(mén)的個(gè)數(shù)增加時(shí)，總的灌電流 IOL將增加，同時(shí)也將引起輸出低電壓 VOL的升高。 高電平 扇出數(shù) :IOH （ a)拉電流工作（輸出高電平）情況：當(dāng)負(fù)載門(mén)的個(gè)數(shù)增加時(shí)，總的拉電流將增加，會(huì)引起輸出高電壓的降低。*例如： 一個(gè) 2輸入端的與門(mén)，其扇入數(shù)為 2。 VON： 使與非門(mén)開(kāi)通的輸入高電平的最小值。扇入數(shù)： 取決于邏輯門(mén)的輸入端的個(gè)數(shù)。90% 50% 輸入 tf10% 90% 輸出 門(mén) 電路的傳輸延遲時(shí)間它表示門(mén)電路的抗干擾能力。*17：VIH（ min）VOH（ min）VIL（ max）VOL（ max）1輸出0輸出1輸入1輸出0輸入vo1 vI2○○1 1vO1vI2輸入高電平噪聲容限VNH= VOH（ min） － VIH（ min）輸入低電平噪聲容限VNL= VIL（ max） － VOL（ max）VNHVNL*在保證 輸出電平不變 的條件下， 輸入電平 允許波動(dòng)的范圍。輸入低電平 0VIL(max)輸出低電平 G1 門(mén) vO 范圍 VOH(min)VOL(max)1 負(fù)載門(mén) G2 vI門(mén)電路的電氣特性和參數(shù)1. 輸入和輸出的高、低電平 和 3)實(shí)現(xiàn)邏輯電平的轉(zhuǎn)換4)驅(qū)動(dòng)發(fā)光二極管 15二、 CMOS三 態(tài) （ TSL） 門(mén)控制端或使能端當(dāng) EN端為有效電平時(shí)，輸出端 L有三種狀態(tài)：高電平、低電平、高阻態(tài)否則輸出為高阻態(tài)高電平使能*A=0,、 使用時(shí)輸出端要加上拉電阻！142)實(shí)現(xiàn)總線傳輸 當(dāng) B B2和 B3當(dāng)中只有一個(gè) 為 1，就可以在同一條總線 上分 時(shí)傳 送信號(hào) CMOS漏極開(kāi)路門(mén)電路和三態(tài)輸出門(mén)電路一、 COMS漏極開(kāi)路 門(mén)電 路 — OD門(mén)*131） 實(shí)現(xiàn) “線與 ”邏輯2. OD門(mén)
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