微電子學(xué)面試試題-文庫吧資料
2025-03-31 01:56本頁面
【正文】 C:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。（仕蘭微面試題目） FPGA和ASIC的概念，他們的區(qū)別。 動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(DRAM)。（仕蘭微 電子） 7sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 7給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁圖9 －14b)，問你有什么辦法提高refresh time，總共有5個(gè)問題，記不起來了。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。（飛利浦－大唐 筆試） 7用verilog/vhdl寫一個(gè)fifo控制器(包括空，滿，半滿信號)。 例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用RTL描述其state machine。（威盛） 7用FSM實(shí)現(xiàn)101101的序列檢測模塊。（未知） 7設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì) 工程中可使用的工具及設(shè)計(jì)大致過程。（揚(yáng)智電子筆試） 7設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢 數(shù)。（威盛VIA 上海筆試試題） 6描述一個(gè)交通信號燈的設(shè)計(jì)。（未知） 6用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。 endmodule 6請用HDL描述四位的全加法器、5分頻電路。 always (posedge clk or posedge reset) if(reset) q = 0。 output q。 input reset。 module dff8(clk , reset, d, q)。 endmodule 6可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請問：a) 你所知道的可編程邏輯器 件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 assign in = ~out。 always ( posedge clk or posedge reset) if ( reset) out = 0。 wire in。 input clk , reset。 else q = d。 reg [7:0] q。 input [7:0] d。 input clk。（南山之橋） 6寫異步D觸發(fā)器的verilog module。（南山之橋） 5用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭 微電子） 60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（華為） 5請畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 5How many flipflop circuits are needed to divide by 16? (Intel) 16分頻？ 5用filpflop和logicgate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和currentstage，輸出 carryout和nextstage. （未知） 5用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（未知） 5latch與register的區(qū)別,。（新太硬件面試） 4簡述latch和filpflop的異同。（威盛） 4畫出一種CMOS的D鎖存器的電路圖和版圖。（揚(yáng)智電子筆試） 4用邏輯們畫出D觸發(fā)器。（未知） 4用波形表示D觸發(fā)器的功能。（華為） 給出兩個(gè)門電路讓你分析異同。 3給出一個(gè)簡單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。（仕蘭微電子） 3利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz’。（科廣試題） 3用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（威盛VIA 上海筆試試題） 3用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。（威盛筆試題circuit ） 2畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（威盛） 2please show the CMOS inverter schmatic,layout and its cross sectionwith P well its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛筆試題circuit ） 2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 2為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 2用mos管搭出一個(gè)二輸入與非門。（未知） 2卡諾圖寫出邏輯表達(dá)使。（威盛VIA 上海筆試試題） 給出一個(gè)門級的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入， 使得輸出依賴于關(guān)鍵路徑。（威盛VIA 上海筆試試題） 1說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。問，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。（飛利浦－大唐筆試） Delay period setup – hold 1時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。（南山之橋） 1多時(shí)域設(shè)計(jì)中,如何處理信號跨時(shí)域。 1IC設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時(shí)，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 上。 1如何解決亞穩(wěn)態(tài)。CMOS輸出接到TTL是可以直接互連。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。產(chǎn)生毛刺叫冒險(xiǎn)。 說說對數(shù)字邏輯中的競爭和冒險(xiǎn)的理解，并舉例說明競爭和冒險(xiǎn)怎樣消除。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn) metastability的情況。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信 號需要保持不變的時(shí)間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。輸入信號應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。（威盛VIA 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。 什么是Setup 和Holdup時(shí)間？（漢王筆試） setup和holdup時(shí)間,區(qū)別.（南山之橋） 解釋setup time和hold time的定義和在時(shí)鐘信號延
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