【正文】 第 3章 集成邏輯門(mén)電路 三態(tài)門(mén)主要應(yīng)用在數(shù)字系統(tǒng)的總線結(jié)構(gòu)中。在使用時(shí)請(qǐng)認(rèn)清。 此外，還有一種 TSL門(mén)，如圖 (a)所示，控制端 為低電平有效，即 接低電平時(shí)，與非門(mén)處于工作狀態(tài)。這時(shí)從輸出端看進(jìn)去，電路處于高阻態(tài)，相當(dāng)于開(kāi)路。 (2)當(dāng) E=0時(shí)，例如， UE=,則 V1的 Ub1=1V,V2,V5截止。 它的工作原理為 第 3章 集成邏輯門(mén)電路 圖 (a)電路； (B)符號(hào) R1ABV2V1V4V5F+ UCCV3EVD( a )R2R5R3R4A amp。 (2) 輸入級(jí)多了一個(gè) “ 控制端 ” ，或稱(chēng) “ 使能端 ” E。第 3章 集成邏輯門(mén)電路 2. 三態(tài)門(mén) 三態(tài)門(mén)就是輸出有三種狀態(tài)的與非門(mén) (Tristate Logic Gate)，簡(jiǎn)稱(chēng) TSL門(mén)。 FnRLFnF2F1OC1OC2OCn+ UCCF = F1amp。 (2)當(dāng) OC門(mén)輸出端并聯(lián)時(shí) ， 能實(shí)現(xiàn) “ 線與 ” 功能 。 RL的取值原則是：應(yīng)保證輸出高電平 UOH≥， 輸出低電平 UOL≤。 當(dāng) n個(gè) OC門(mén)相連時(shí) ， 可共用一個(gè)外接負(fù)載電阻 RL， 如圖 。 第 3章 集成邏輯門(mén)電路 圖 兩個(gè) TTL門(mén)輸出端相連 F1= 1R4V3V4+ UCCR3V5R4V3V4+ UCCF2= 0V5R3IL第 3章 集成邏輯門(mén)電路 圖 OC門(mén)結(jié)構(gòu) R1R2RLR3V5+ UCCFV2V1第 3章 集成邏輯門(mén)電路 圖 OC門(mén)符號(hào) A amp。這個(gè)大電流不僅會(huì)使導(dǎo)通門(mén)的輸出低電平抬高，而且還可能因功耗太大而損壞兩個(gè)門(mén)的輸出管，這是不允許的。例如，一般的 TTL與非門(mén)，由于采用了推拉式輸出電路，無(wú)論是輸出高電平還是低電平，輸出電阻都比較低，只有幾至幾十 Ω。amp。例如，在上例中，如果采用一般的 TTL與非門(mén)，則需要三級(jí)四個(gè)門(mén) ，邏輯圖留請(qǐng)讀者畫(huà) )。圖中所用的門(mén)就是 OC門(mén)。可見(jiàn) , 。 第 3章 集成邏輯門(mén)電路 圖 (a)并接 SBD的三極管； (B)電路符號(hào) S B Dcbe( a )cbe( b )第 3章 集成邏輯門(mén)電路 圖 抗飽和 TTL電路 R1R2R4V2V1V3R6R3V4V5F+ UCCR5V6第 3章 集成邏輯門(mén)電路 OC門(mén)及三態(tài)門(mén) 1. OC門(mén) 在實(shí)際使用時(shí)，有時(shí)需要將多個(gè)與非門(mén)的輸出端直接相連，來(lái)實(shí)現(xiàn) “ 與 ” 的功能。當(dāng)有源泄放 TTL電路中的 V1,V2,V5都采用 SBD鉗位時(shí)，如圖 ，就會(huì)收到明顯的抗飽和效果。 第 3章 集成邏輯門(mén)電路 SBD是一種金屬 —半導(dǎo)體二極管 (例如，鋁 —硅二極管 )，它的正向?qū)妷簽?~,比一般硅管的正向?qū)妷?~ 。 抗飽和電路是在三極管的 c結(jié)上并聯(lián)了一個(gè)肖特基勢(shì)壘二極管 (Schottky Barrier Diode)， 簡(jiǎn)稱(chēng) SBD， 如圖(a)所示 。 第 3章 集成邏輯門(mén)電路 2. 抗飽和 TTL與非門(mén) 盡管有源泄放 TTL與非門(mén)的開(kāi)關(guān)速度比典型電路要高 ， 但它的速度仍然不夠理想 ， 原因是當(dāng)三極管工作在飽和及深飽和狀態(tài)后 ， 其開(kāi)關(guān)時(shí)間無(wú)法縮短 ， 影響了門(mén)電路的傳輸速度 。 在輸入由低電平全部變?yōu)楦唠娖降乃查g ， 有源泄放回路 AB兩端呈現(xiàn)高阻抗 ， 使V5迅速飽和 ， 縮短了開(kāi)啟時(shí)間 tON；在輸入由高電平變?yōu)榈碗娖降乃查g ， 有源泄放回路 AB兩端呈現(xiàn)低阻抗 ，使 V5加快截止 ， 縮短了關(guān)閉時(shí)間 tOFF(分析略 )。為進(jìn)一步提高開(kāi)關(guān)速度 ， 實(shí)際應(yīng)用的 TTL與非門(mén)電路是在上述電路的基礎(chǔ)上引入了一個(gè) “ 有源泄放回路 ” ，如圖 。 需要指出的是 ， 當(dāng)與非門(mén)輸入由高電平轉(zhuǎn)為低電平的瞬間 ， V2先退出飽和 ， 使 Uc2上升 ， 引起 V3,V4導(dǎo)通 ， 而 V5因深飽和還未來(lái)得及退出飽和 ， 這時(shí)將會(huì)出現(xiàn)一段 V3,V4,V5同時(shí)導(dǎo)通的時(shí)間 ， 產(chǎn)生瞬間沖擊電流 ，即 “ 動(dòng)態(tài)尖峰電流 ” ， 使瞬時(shí)功耗增大 ， 因此在實(shí)際使用時(shí)要留有一定的余量 。一般 PONPOFF。 將輸出為低電平時(shí)的功耗稱(chēng)為空載導(dǎo)通功耗 PON。 平均傳輸延遲時(shí)間定義為 121 ()2p d p pt t t??tpd的典型值約為 10ns~40ns。 一般將 uI上升沿的中點(diǎn)到 uO下降沿的中點(diǎn)之間的時(shí)間延遲稱(chēng)為 “ 導(dǎo)通延遲時(shí)間 tp1”。II SII SIOL第 3章 集成邏輯門(mén)電路 4. 其它參數(shù) (1)平均傳輸延遲時(shí)間 tpd(pass delay)平均傳輸延遲時(shí)間是衡量門(mén)電路開(kāi)關(guān)速度的重要指標(biāo) 。amp。 第 3章 集成邏輯門(mén)電路 圖 扇出系數(shù) II Samp。 因?yàn)轵?qū)動(dòng)同類(lèi)型與非門(mén)時(shí)最大的電流是發(fā)生在輸出低電平帶灌流負(fù)載的情況下 ， 且 IOL=N0IIS， 故可求出 0OLISINI?如圖 。 扇出系數(shù) N0是指一個(gè)與非門(mén)能夠驅(qū)動(dòng)同類(lèi)型與非門(mén)的最大數(shù)目 。 第 3章 集成邏輯門(mén)電路 由于 TTL與非門(mén)采用推拉式輸出 ， 當(dāng)輸出為低電平時(shí) ，V4的截止使 Ic5≈0， V5處于深飽和狀態(tài) ， 允許灌入的負(fù)載電流較大 ， 約在十幾 mA以上 ， 所以 TTL與非門(mén)帶灌流負(fù)載的能力要比帶拉流負(fù)載的能力強(qiáng) 。 為了保證前級(jí)門(mén)的輸出仍為低電平 ，對(duì) IOL也有一個(gè)限制 。 圖中灌流 IOL=NIIS， 式中 N為所帶同類(lèi)型負(fù)載門(mén)的個(gè)數(shù) 。 Ie1就是來(lái)自前級(jí)的 IOH， 它是流過(guò)后級(jí)各輸入端的 IIH之和 。 (2)當(dāng)與非門(mén)輸入全為高電平時(shí) ， 如圖 (B)所示 。 注 2拉流負(fù)載可能有兩種情況： 第 3章 集成邏輯門(mén)電路 圖 拉電流負(fù)載 R4R５Ｖ３Ｖ４Ｖ5截止3 . 6 VIOHLIIHIIHR1R1…+ UCC第 3章 集成邏輯門(mén)電路 (1) 當(dāng)與非門(mén)輸入端 A接高電平， B、 C接地時(shí)，如圖 (a)所示。 實(shí)際應(yīng)用時(shí)拉流約取 3mA。 第 3章 集成邏輯門(mén)電路 為了保證前級(jí)門(mén)的輸出仍為高電平 ， IOH不能太大 。 圖中拉流 IOH=NIIH,式中 N為所帶同類(lèi)型負(fù)載門(mén)的個(gè)數(shù) 。 TTL與非門(mén)帶的負(fù)載有拉流負(fù)載和灌流負(fù)載兩種 。 IIS和 IIH都是 TTL與非門(mén)的重要參數(shù) ， 它們是估算前級(jí)門(mén)帶負(fù)載能力的依據(jù)之一 。 為此對(duì) IIH要有一個(gè)限制 ， 例如 ， IIH 50μA。 第 3章 集成邏輯門(mén)電路 當(dāng)此與非門(mén)是由前級(jí)門(mén)驅(qū)動(dòng) ， 且前級(jí)門(mén)的輸出為高電平時(shí) ， IIH就是前級(jí)門(mén)的拉流負(fù)載 ， 見(jiàn)圖 。 在輸入特性曲線上 ， 相當(dāng)于 uIUT(即輸入為高電平 )部分的電流值 。 IIS的大小將直接影響前級(jí)與非門(mén)的工作情況 ， 因此對(duì) IIS要有一個(gè)限制 ， 例如 IIS 2mA。因?yàn)檫@個(gè)電流是從輸入端流出的 ， 所以在特性曲線上為負(fù)值 。iIIIHUTuIoIIS( b )第 3章 集成邏輯門(mén)電路 2) 主要參數(shù) 由輸入特性可得如下主要參數(shù)： (1)輸入短路電流 IIS(ShorcircUit)IIS表示當(dāng)任何一個(gè)輸入端接地時(shí)流經(jīng)這個(gè)輸入端的電流 ， 如圖 示 。 其測(cè)試電路如圖 (a)所示 。 第 3章 集成邏輯門(mén)電路 1) 輸入特性 輸入特性是指與非門(mén)輸入電壓 UI和輸入電流 iI的關(guān)系曲線 ， 也稱(chēng)輸入伏安特性 。由電壓傳輸特性可得： UNH=UIHUON== 顯然 ， 高電平抗干擾能力比低電平抗干擾能力強(qiáng) 。 由電壓傳輸特性曲線可得： UNL=UOFFUIL== ② 高電平噪聲容限 UNH。 如果此時(shí)輸入端引入了一個(gè)正向干擾電壓 ， 使 uIUOFF， 就不能保證輸出為高電平了 。 ① 低電平噪聲容限 UNL。 第 3章 集成邏輯門(mén)電路 圖 理想電壓傳輸特性 1231 2 3UTuI /VuO /V第 3章 集成邏輯門(mén)電路 為此 ， 可將電壓傳輸特性曲線理想化 ， 如圖 所示 。 具體為： 當(dāng) uIUT時(shí) ， 與非門(mén)關(guān)門(mén) (V5管截止 )， 輸出為高電平 。 UOFF與 UON是很重要的參數(shù)，它們