eda綜合課程設計ppt課件-文庫吧資料
2025-01-12 14:06本頁面
【正文】 硬件要求： 1． 主芯片 EPF10K10LC844。 5． LED燈的花樣顯示 。 3． 鞏固多位共陰極掃描顯示數(shù)碼管的驅動及編碼 。 二 、 實驗目的： 1． 掌握多位計數(shù)器相連的設計方法 。 2． 具有清零 ， 調節(jié)小時 、 分鐘功能 。 ? 輸出接口： 代表掃描顯示的驅動信號管腳 SEL2， SEL1， SEL0和 A～ G參照設計一中的連法。 2． 蜂鳴器鳴響信號 SPEAKER接蜂鳴器的輸入 。 ? 二個按鍵開關 （ 歸零 ， 啟動 ） 。 分時選擇模塊 四 、 硬件要求： ? 主芯片 EPF10K10LC844。 5 所有模塊全用 VHDL語言描述 。 熟悉了 CPLD設計的調試過程中手段的多樣化 。 ， 以及模塊元件之間的連接概念 ， 對于不同目錄下的同一設計 ， 如何熔合 。 讓幾個學生分做和調試其中之一 ， 然后再將各模塊合起來聯(lián)試 。 二 、 模塊結構 ?四個 10進制計數(shù)器：用來分別對百分之一秒 、十分之一秒 、 秒和分進行計數(shù)； ?兩個 6進制計數(shù)器：用來分別對十秒和十分進行計數(shù)； ?分頻器：用來產(chǎn)生 100HZ計時脈沖； ?顯示譯碼器：完成對顯示的控制 。 在整個秒表中最關鍵的是如何獲得一個精確的 100HZ計時脈沖 。 當計時達 60分鐘后 ， 蜂鳴器鳴響 10聲 。 返回 EDA綜合課程設計（一） ——計數(shù)器及數(shù)碼顯示綜合設計 一 、 實驗目的 設計一個帶使能輸入 、 進位輸出及同步清 0的增 1十進制計數(shù)器 ， 波形圖見 圖 11； 設計一個帶使能輸入及同步清 0的增 1十二進制計數(shù)器 ， 波形圖見圖 12； 設計一個帶使能輸入及同步清 0的六十進制同步加法計數(shù)器； 設計一個四位二進制可逆計數(shù)器； 設計一個共陰 7段數(shù)碼管控制接口 ， 要求：在時鐘信號的控制下 ， 使 6位數(shù)碼管動態(tài)刷新顯示 上述計數(shù)器的計數(shù)結果 。整個信號源共有 6個輸出口（ CLK0～ CLK5），每個輸出口輸出的頻率各不相同，通過 JP1～ JP11這 11組跳線來完成設置。 可調數(shù)字信號源： 時鐘信號源可產(chǎn)生從 ~20MHz之間的任意頻率。 返回 ?12位按鍵輸入模塊 開關彈起時為高電平，按下時為低電平。輸出口最左邊對應開關 D17，最右邊對應開關 D0。 SEL3 SEL2 SEL1 SEL0 點亮列號 1 1 1 1 第 1列 1 1 1 0 第 2列 1 1 0 1 第 3列 1 1 0 0 第 4列 1 0 1 1 第 5列 1 0 1 0 第 6列 1 0 0 1 第 7列 1 0 0 0 第 8列 0 1 1 1 第 9
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