【正文】 0 1 1 1 1 1 1 1 1 1 1 0BFFH 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0C00H … … … … … … … … … … … … … … … … 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0FFFH 167。 A15 A14 A13 A12 A11 A10 A9 A8 0 0 0 0 0 0 x x 0 0 0 0 0 1 x x 0 0 0 0 1 0 x x 0 0 0 0 1 1 x x 0 0 0 1 0 0 x x … … … … … … 1 1 1 1 1 1 x x 167。 167。 1．線性選擇方式（ 特點 ） 167。 167。 5 4 CPU與存儲器的連接 【 線選法 】 03:51 64 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 x x x x 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 可見 ， 當 A13=1 時 ， 選中 2 芯片 ， 在第一段中的地址范圍為：02022~03FFFH， 06000～ 07FFFH， 0A000H~0BFFFH， 0E000~0FFFFH。 在整個存儲空間內(nèi)共有24 4＝ 64個重疊區(qū) 。 5 4 CPU與存儲器的連接 【 存儲器的地址選擇 】 03:51 63 為區(qū)分兩不同的芯片 ， 用 A13~A19中任一根地址線來控制 ， 用 A13來控制 。 167。 5 4 CPU與存儲器的連接 存 儲 芯 片 1 存 儲 芯 片 2 … 譯碼器 … … 片內(nèi)尋址 高位地址 低位地址 片選 片選 03:51 61 1．線性選擇方式 (實例 ) 【 例 1】 RAM芯片 Intel 6264容量為 8K 8位，用 2片靜態(tài)RAM芯片 6264，組成 16K 8位的存儲器系統(tǒng)。 1．線性選擇方式 無論 ROM或 RAM芯片，芯片引腳都包括 地址線，數(shù)據(jù)線，讀 /寫控制線 和片選 CS線 ，只有片選信號 CS有效時，才可能對該芯片進行操作。 （ 4）控制信號的 連接 167。應考慮采用何種譯碼方式，實現(xiàn)存儲器的芯片選擇。 （ 2） CPU的時序和存儲器 存取速度 之間的配合 03:51 59 CPU與存儲器的連接時要考慮以下幾個問題： （ 3）存儲器的 地址分配 和 片選 內(nèi)存分為 ROM區(qū)和 RAM區(qū)， RAM又分為 系統(tǒng)區(qū)和用戶區(qū) ，每個芯片的 片內(nèi)地址 ，由 CPU的低位地址來選擇。 CPU在取指令和讀 /寫操作數(shù)時，有它自己固定的時序，應考慮選擇何種存儲器來與 CPU時序相配合。 5 4 CPU與存儲器的連接 CPU與存儲器的連接時要考慮以下幾個問題： （ 1） CPU總線的 負載能力 一般來說， CPU總線的直流負載能力可帶一個 TTL負載 ，目前存儲器基本上是 MOS電路 ，直流負載很小，主要負載是電容負載。 2764 A12 ～ A0 CE OE PGM D7 ～ D0 VCC VPP A12～ A0 D7～ D0 +5V +5V +5V +12~25V 50MS正脈沖 03:51 55 167。 53 只讀存儲器 ROM EPROM 2764編程方式 VCC： 接 +5V VPP ： 接 +12~+25V（根據(jù)不同芯片） OE： 接低電平，允許讀出 CE： 接低電平，選中芯片 PGM：對每個存儲單元 編程時，從該引腳上輸入一個 50MS寬的正脈沖。 53 只讀存儲器 ROM 2764EPROM 只讀工作時 2764 A12 ～ A0 CE OE D7 ～ D0 A12～ A0 地址譯 碼器 RD D7～ D0 VPP 、 VCC： 接 +5V PGM： 接低電平，無編程信號 OE： 接低電平，允許讀出 CE： 接低電平，選中芯片 【 只讀工作時 】 根據(jù) CPU送來的地址信號 A12～ A0選中某存儲單元，進行讀出操作。 53 只讀存儲器 ROM EPROM基本存儲電路及 2764引腳圖 字線 浮空 位線 2764 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VPP A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND VCC PGM NC A8 A9 A11 OE A10 CE D7 D6 D5 D4 D3 03:51 52 167。 （ 4） 電可擦除可編程只讀存儲器 (EEPROM)： 可編程固化程序 ， 并可利用電壓來擦除芯片內(nèi)容 ， 以重新編程固化新數(shù)據(jù) 。 （ 2） 可編程只讀存儲器 (PROM)： 將設(shè)計的程序固化進去后 ， ROM內(nèi)容不可更改 。 5 3 只讀存儲器 ROM 特點： ROM存儲器是將程序及數(shù)據(jù)固化在芯片中 ， 數(shù)據(jù)只能讀出 ， 不能寫入 ， 也不會丟失 ， ROM中通常存儲操作系統(tǒng)的程序 (BIOS)或用戶固化的程序 。 四、高速緩沖存儲器 Cache 03:51 48 167。 由于高速緩存器容量遠小于低速大容量主存儲器 ， 所以它不可能包含后者的所有信息 。 52隨機存取存儲器 RAM 當 CPU進行第一次訪問時 ， 也把數(shù)據(jù)存到高速緩存區(qū) 。 52 隨機存取存儲器 RAM 【 存儲器的工作時序 】 03:51 46 存儲器寫周期時序 167。 52 隨機存取存儲器 RAM 【 存儲器的工作時序 】 03:51 44 存儲器讀 周期時序 167。 52 隨機存取存儲器 RAM 【 存儲器的工作時序 】 03:51 42 最小模式系統(tǒng) 時鐘 發(fā)生器 RES Vcc CLK READY RESET RD WR M / IO ALE 8086CPU A19 ~A16 AD15~AD0 DEN DT/R MN / MX Vcc STB 8282/8283 OE 8286/8287 T 地址 /數(shù)據(jù) 地址 存儲器 DATA I/O芯片 DATA BHE OE BHE 20位 16位 地址總線 數(shù)據(jù)總線 167。 （ 4）寫周期時間為地址建立時間、寫脈沖寬度和寫操作恢復時間三者之和。 （ 2）寫周期期間 CS、 WE為低電平，要求 tw寫脈沖寬度必須大于規(guī)定的值，以保證可靠的寫入。所以 WE有效前，地址就已經(jīng)穩(wěn)定。 167。 tDH：數(shù)據(jù)保持時間。 tW：寫脈沖寬，讀 /寫控制線維持低電平的時間。 52 隨機存取存儲器 RAM 【 存儲器的工作時序 】 寫周期 寫脈沖寬 地址建立時間 數(shù)據(jù)有效時間 數(shù)據(jù)保持時間 03:51 40 2. 靜態(tài)存儲器對寫周期時序要求 tWC：寫周期時間。 167。 在存儲器芯片和 CPU連接時，必須保證下面時間要求： （ 1）從地址信號有效到 CPU要求的數(shù)據(jù)穩(wěn)定之間的時間間隔必須大于 tA。 （ 2）輸出數(shù)據(jù)有效后，只要地址信號和輸出允許信號沒撤消，輸出數(shù)據(jù)一直保持有效。為了保證tA時間后，讀出數(shù)據(jù)在數(shù)據(jù)線上穩(wěn)定，要求在地址信號有效后，不超過tA~tCO的時間段中，片選信號 CS有效。 167。 存儲器的讀出周期是指啟動一個讀操作到啟動下一次內(nèi)存操作（讀或?qū)懀┲g所需要的時間。 tCX：片選到輸出有效，從 CS片選信號有效到數(shù)據(jù)輸出有效的時間。 52 隨機存取存儲器 RAM 【 存儲器的工作時序 】 三 、 存儲器的工作時序 存儲器對讀周期的時序 有效數(shù)據(jù) 指定地址 WE為高電平 讀出周期 讀取時間 數(shù)據(jù)輸出有效時間 數(shù)據(jù)輸出穩(wěn)定時間 tAR 03:51 37 tA：讀取時間，地址有效到數(shù)據(jù)讀出有效之間的時間， MOS器件在 50~500ns之間。 由 WE控制數(shù)據(jù)的讀或?qū)?， 2164芯片無專門的片選信號 ， 行選通信號 可認為是 片選信號 。 64K存儲體有 4個 128 128的存儲矩陣 ， 每個 128 128的存儲矩陣 ，由 7條行地址和 7條列地址進行選擇 ， 再由 1/4 I/O門選中一個單元進行讀寫 。 內(nèi)部有地址鎖存器 ， 利用外接多路開關(guān) ， 先由RAS信號 選通 8位 行地址 并鎖存 。 52 隨機存取存儲器 RAM 【 動態(tài)隨機存取存儲器 】 2164片內(nèi)有 64K個地址單元 ， 需要 16條地址線尋址 。 52 隨機存取存儲器 RAM 【 動態(tài)隨機存取存儲器 】 3． 動態(tài) RAM Intel2164是 64K 1的 DRAM芯片 ， 內(nèi)部有 4個 128 128基本存儲電路矩陣 ， 如圖所示 。 52 隨機存取存儲器 RAM 【 動態(tài)隨機存取存儲器 】 典型的 DRAM控制器 有： 8203芯片 可以配合 DRAM 2164工作； MB14 MB1431可以支持 1M位的 DRAM芯片和 808 80286CPU； W4006AF支持 16M位的 DRAM芯片和 80386CPU。 03:51 32 167。 ④ 仲裁