【正文】 圖 結(jié)論 通過(guò)對(duì)芯片內(nèi)部的編程設(shè)計(jì)，加上必要的 外圍電路，構(gòu)成了這個(gè) MIDI 音樂(lè)播放器的系統(tǒng)，整體工作量適中。所以我們選擇用一些較大的頻率將我們實(shí)際的頻率進(jìn)行等比例的放大。經(jīng)過(guò)仿真發(fā)現(xiàn)由于周期太大仿真的顯示結(jié)果效果不好。而仿 真調(diào)試則主要針對(duì)音符預(yù)置數(shù)模塊，揚(yáng)聲器發(fā)生及分頻模塊和音符儲(chǔ)存模塊進(jìn)行調(diào)試。所以只有通過(guò) XP 虛擬機(jī)來(lái)完成這一步，但是可以在 WIN7下進(jìn)行仿真。所有準(zhǔn)備就緒后，則通過(guò)軟件中的下載功能，通過(guò) JTAG 端口，將程序下載到芯片中。 本次設(shè)計(jì)采用 VHDL語(yǔ)言編程設(shè)計(jì)。下載模式我們采用 JTAG 線的下載方式。而且我很喜歡。由于現(xiàn)在 WAVE、 MP3格式音樂(lè)的廣泛流行， MIDI 音樂(lè)聽起來(lái)會(huì)稍顯單調(diào)，有些歌曲在用 MIDI 放出廣西大學(xué)電氣工程學(xué)院 EDA 課程設(shè)計(jì) 來(lái)的時(shí)候，會(huì)有一些失真，而且沒(méi)有 MP3 格式音樂(lè)那么流暢，因此在選歌上要慎重，所以盡量選擇多一些歌曲，通過(guò)多次的調(diào)試，調(diào)試出最后放出來(lái)效果較好的音樂(lè)。 C1 是退耦電容， R1C3 網(wǎng)絡(luò)起到消除高頻自激振蕩作用。我們采用由集成功率放大器 LM386 組成的音頻功率放大器，如圖 所示。 音樂(lè)節(jié)奏時(shí)鐘 在上一章節(jié)中提到，我們以 1/16 音符為最小計(jì)數(shù)單元，而這個(gè)音符所占用的時(shí)間理論值為 ，所以我們?cè)谕獠拷尤?4Hz的時(shí)鐘信號(hào)給計(jì)數(shù)器，已滿足正常的音樂(lè)播放要求。 時(shí)鐘電 路 在本次設(shè)計(jì)中，除了要提供給 CPLD 的 4MHz 晶振時(shí)鐘以外，還要產(chǎn)生 4Hz時(shí)鐘接入音樂(lè)節(jié)奏時(shí)鐘。對(duì)于休止符，只要將分頻系數(shù)設(shè)為 0，揚(yáng)聲器就不會(huì)發(fā)聲了。采用加載初始值而不將分頻輸出譯碼反饋，可以有效地減少設(shè)計(jì)占用可編程邏輯器件的資源。在表中可以看到不同音階對(duì)應(yīng)的不同初始值。 表 音符與頻率對(duì)照表 音名 頻率 /Hz 分頻系數(shù) 低音 5 5102 低音 6 440 4545 低音 7 4050 中音 1 3822 中音 2 3405 中音 3 3034 中音 4 2863 中音 5 783． 99 2551 中音 6 880 2273 中音 7 2025 高音 1 1911 高音 2 1703 高音 3 1517 高音 4 1432 高音 5 1275 休止符 0 8191 0 由于音階頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將得到的分頻數(shù)四舍五入取整。所以，上圖所給出的分頻系數(shù)是用分頻后的 2MHz基礎(chǔ)上計(jì)算得出的。 頻率發(fā)生器由可變模值計(jì)數(shù)器 實(shí)現(xiàn)。 表 音符的分頻數(shù)和預(yù)置數(shù) 音名 分頻系數(shù) 初始值 低音 5 5102 3089 低音 6 4545 3646 低音 7 4050 4141 中音 1 3822 4369 中音 2 3405 4786 中音 3 3034 5157 中音 4 2863 5328 中音 5 2551 5640 中音 6 2273 5918 中音 7 2025 6166 高音 1 1911 6280 高音 2 1703 6488 高音 3 1517 6674 高音 4 1432 6759 高音 5 1275 6816 休止符 0 0 8191 廣西大學(xué)電氣工程學(xué)院 EDA 課程設(shè)計(jì) 在音符的選擇上，選擇了最廣泛應(yīng)用的 16 個(gè)音。預(yù)置數(shù)產(chǎn)生電路設(shè)計(jì)采用查找表形式，按照音符的頻率要求產(chǎn)生相應(yīng)的預(yù)置數(shù) [13]。具體歌曲的音符，只需要通過(guò)互聯(lián)網(wǎng)查找后，將對(duì)應(yīng)音符儲(chǔ)存在內(nèi)部即可。 音符產(chǎn)生電路采用查找表形式 [12]。這樣的話，比如說(shuō)《濤聲依舊》為 4/4 拍的音樂(lè)，即一個(gè)小節(jié)有 4 拍，而高潮部分共有 8 個(gè)小節(jié)，所以在計(jì)數(shù)器的范圍上我們?cè)O(shè)定為 0~127，即 128 位的計(jì)數(shù)器即可。 在大部分音樂(lè)中，多以 1/4 為一拍，一拍 則為一秒，同時(shí)在樂(lè)譜中，一般最短的音符多為 1/16 音符，因此為了達(dá)到四首歌曲的統(tǒng)一，我們將 1/16 音符設(shè)置為計(jì)數(shù)器的一個(gè)計(jì)數(shù)，對(duì)應(yīng)的 1/4 音符則是四個(gè)計(jì)數(shù)。 模塊設(shè)計(jì) 音樂(lè)編碼器模塊設(shè)計(jì) 此模塊包括節(jié)拍控制電路和音符產(chǎn)生電路。 MIDI 音樂(lè)的基本原理為：組成樂(lè)曲的每一個(gè)音符的頻率值及其持續(xù)的時(shí)間是樂(lè)曲能連續(xù)演奏的兩個(gè)基本數(shù)據(jù)，因此只要控制輸出到揚(yáng)聲器的激勵(lì)信號(hào)頻率的高低和每一個(gè)頻率信號(hào)的持續(xù)時(shí)間，就可以使揚(yáng)聲器發(fā)生連續(xù)的樂(lè)曲。 另外，由于 CPLD 內(nèi)部輸出的信號(hào)比較弱，因此為了能夠驅(qū)動(dòng)揚(yáng)聲器導(dǎo)致發(fā)聲，必須在揚(yáng)聲器前借一個(gè)音頻功率放大電路，同樣，在該電路中接入可滑動(dòng)變阻器，這樣在后期的調(diào)試中，可以通過(guò)調(diào)節(jié)滑動(dòng)變阻器，改變放大器的放大倍數(shù)，從而調(diào)試出放大出來(lái)音色最好的倍數(shù)。 外圍電路設(shè)計(jì)思路 揚(yáng)聲器方面則沒(méi)有太多的選擇，只要能夠整個(gè)電路系統(tǒng)能夠驅(qū)動(dòng)的揚(yáng)聲器，都可以用。因此根據(jù)最后編譯的結(jié)果，我們選擇了 EPM240 型芯片，其內(nèi)部邏輯單元數(shù)為 240 個(gè)，只要對(duì)程序進(jìn)行一定的優(yōu)化處理，即可以滿足所有的設(shè)計(jì)要求。 核心部分 CPLD 利用 VHDL 語(yǔ)言來(lái)完成，其他部分通過(guò)外圍電路實(shí)現(xiàn)。音樂(lè)編碼器控制著音調(diào)發(fā)生器，每當(dāng)音樂(lè)節(jié)奏時(shí)鐘送給音樂(lè)編碼器一個(gè)時(shí)鐘脈沖時(shí)，音樂(lè)編碼器就當(dāng)前要播放的音符的編碼送給音調(diào)發(fā)生器。其核心模塊為 CPLD 芯片，內(nèi)部有音調(diào)發(fā)生器和音樂(lè)編碼器模塊。該芯片共有 100 個(gè)管腳，內(nèi)部 240 個(gè)邏輯單元，如圖 所示，為該芯片的封裝圖及管腳功能 [8]。 MAX II 器件提供的密度范圍從 240 到 2210 個(gè)邏輯單元（ LE） ,最多達(dá) 272 個(gè)用戶 I/O 管腳。以滿足通用性 ,低密度邏輯應(yīng)用為目標(biāo)， MAX II 器件成為接口橋接、 I/O 擴(kuò)展、器件配置和上電順序等應(yīng)用最理想的解決方案。因此 ,MAX II CPLD 是所有 CPLD 系列產(chǎn)品中成本最低、功耗最小和密度最高的器件。這些超級(jí)性能是在提供了所有 MAX系列 CPLD 先進(jìn)特性的架構(gòu)的基礎(chǔ)上，根據(jù) Altera 專家們的意見而重新采用基于查找表的架構(gòu)而得到的。 總體設(shè)計(jì)概述 MAX II 系列 CPLD MAX II 器件系列是一種非易失性、即用性可編程邏輯系列，它采用了一 種突破性的新型 CPLD 架構(gòu)。 外圍電路的 設(shè)計(jì) 外圍電路都是一些最基本，最常見的模擬電路，因此在使用不會(huì)有太大問(wèn)題，但有一個(gè)要注意的地方，就是在一些電阻和電容的取值上，要比較細(xì)心，比如說(shuō)在放大器的發(fā)生模塊上，要求驅(qū)動(dòng)揚(yáng)聲器的電阻值就比較小，而且非常精確，一旦太大，可能會(huì)導(dǎo)致無(wú)法驅(qū)動(dòng)揚(yáng)聲器，因此可以盡量采用滑動(dòng)變阻器，通過(guò)計(jì)算與調(diào)試后，得出比較精準(zhǔn)的數(shù)據(jù) [7]。 另外， CPLD 器件的選擇也是一個(gè)關(guān)鍵。本次設(shè)計(jì)采用的是 Altera 公司的 CPLD 芯片，我們會(huì)利用 Quartus II 進(jìn)行設(shè)計(jì)，其中采用軟件中的集成文本編輯器，來(lái)進(jìn)行 VHDL 語(yǔ)言的設(shè)計(jì)。 研究的基本內(nèi)容 CPLD 的設(shè)計(jì) 本設(shè)計(jì)的關(guān)鍵還是在于內(nèi)部芯片的設(shè)計(jì)。 另外， EDA 軟件的功能日益強(qiáng)大，原來(lái)功能比較單一的軟件，現(xiàn)在增加了很多新用途。之所以選用 Altera MAX IIZ CPLD，是因?yàn)樗坏梢匝杆侔踩貙?shí)現(xiàn)新特性和功能，而且還具有最低的功耗和最小的電路板面積，該器件管理 P1200便攜式手持機(jī)中的多個(gè)接口，包括射頻識(shí)別 (RFID)讀卡器、紅外數(shù)據(jù)協(xié)會(huì) (IRDA)傳感器、藍(lán)牙接 121 以及 LED 控制端口等。 廣西大學(xué)電氣工程學(xué)院 EDA 課程設(shè)計(jì) 應(yīng)用及發(fā)展趨勢(shì) CPLD/FPGA 的發(fā)展已經(jīng)非常普及，在各個(gè)行業(yè)及領(lǐng)域都有廣泛的應(yīng)用，包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA 的應(yīng)用 [4]。本次設(shè)計(jì)，主要采用 VHDL 語(yǔ)言設(shè)計(jì)。 HDL 設(shè)計(jì)是目前工程設(shè)計(jì)最重要的設(shè)計(jì)方法。 基于 PLD 的設(shè)計(jì)，有一下幾種較為成熟的設(shè)計(jì)方法： 1． 原理圖設(shè)計(jì) 2． 程序設(shè)計(jì)方法 3． 狀態(tài)機(jī) 設(shè)計(jì) 4． 功能模塊輸入法 5． IP 模塊使用 6． 基于