基于fpga的音樂播放器的設(shè)計(jì)-文庫吧資料
2025-06-26 02:20本頁面
【正文】 預(yù)置數(shù)模塊的仿真波形圖模塊的功能是輸出各個(gè)音符所對(duì)應(yīng)的分頻預(yù)置數(shù)，由上面的仿真波形圖可看到當(dāng)index是“0000”，tone輸出為2047，即休止符的分頻預(yù)置數(shù)；當(dāng)index是“0101”時(shí)， tone輸出為1197即低音5的分頻預(yù)置數(shù)；當(dāng)index是“1111”時(shí)， tone輸出為1728即高音1的分頻預(yù)置數(shù)等等其它狀態(tài)時(shí)，tone分別輸出相應(yīng)音符的分頻預(yù)置數(shù)。End。 End process。1728,高音1 When others = null。high=39。1668,中音6 When 1111=tone=11011000000。high=39。1622,中音5 When 1101=tone=11010000100。high=39。1542,中音3 When 1100=tone=11001010110。high=39。1480,中音2 When 1010=tone=11000000110。high=39。1410,中音1 When 1001=tone=10111001000。high=39。1372,低音7 When 1000=tone=10110000010。high=39。1290,低音6 When 0111=tone=10101011100。high=39。1197,低音5 When 0110=tone=10100001010。high=39。1036,低音3, When 0101=tone=10010101101。high=39。912,低音2 When 0011=tone=10000001100。high=39。773,低音1 When 0010=tone=01110010000。high=39。2047,休止符 When 0001=tone=01100000101。high=39。Architecture one of tonetaba isBegin Search : process(index) Begin Case index is When 0000=tone=11111111111。tone : out std_logic_vector(10 downto 0))。 code : out std_logic_vector(3 downto 0)。Use 。輸向程序中index[3..0]的值又由地址發(fā)生器模塊的輸出toneindex[3..0]的輸出值和持續(xù)時(shí)間決定。在這個(gè)模塊的VHDL邏輯描述中設(shè)置了“梁?！睒非腥恳舴鶎?duì)應(yīng)的分頻預(yù)置數(shù)，共13個(gè)，每一音符的停留時(shí)間由音樂節(jié)拍和地址發(fā)生器模塊的時(shí)鐘（Clk）的輸入頻率決定，在此為4Hz。分頻預(yù)置數(shù)模塊是樂曲簡譜碼對(duì)應(yīng)的分頻預(yù)置數(shù)查表電路。從圖中可以看到，當(dāng)Clk來了一個(gè)時(shí)鐘脈沖，輸出相應(yīng)地址上的音符3， 地址值遞增1；接下來的三個(gè)時(shí)鐘脈沖來時(shí)，輸出也是音符3，地址連續(xù)遞增3次；再下一個(gè)脈沖來時(shí)，輸出為音符5等等都符合模塊中的音符數(shù)據(jù)文件中的地址/數(shù)據(jù)表。將所編寫的地址發(fā)生器模塊的程序設(shè)為工程，選用FLEX10K中的EPF10K10LC844為目標(biāo)芯片進(jìn)行仿真。 U1 : c port map(address=counter,q=toneindex,clock=clk)。 End if。139。 Elsif(clk39。 Signal counter : std_logic_vector(7 downto 0)。q : out std_logic_vector(3 downto 0))。Architecture one of notetabs is Component c Port(address: in std_logic_vector(7 downto 0)。Toneindex : out std_logic_vector(3 downto 0))。Use 。程序如下Library ieee。那么相應(yīng)隨著程序[4]中的計(jì)數(shù)器按4Hz的時(shí)鐘頻率作加法計(jì)數(shù)時(shí)，即隨地址遞增時(shí)，將從音符數(shù)據(jù)ROM中將連續(xù)取出4個(gè)音符“3”通過toneindex[3..0]端口輸向分頻預(yù)置數(shù)模塊。這個(gè)計(jì)數(shù)器的計(jì)數(shù)頻率選為4Hz，恰為當(dāng)全音符設(shè)為1秒，四四拍的4分音符持續(xù)時(shí)間。地址發(fā)生器模塊設(shè)置了一個(gè)8位二進(jìn)制計(jì)數(shù)器(計(jì)數(shù)最大值為138)，作為音符數(shù)據(jù)ROM的地址發(fā)生器。4)在QuartusII中打開已定制的ROM文件。2)單擊“next”鍵，將出現(xiàn)圖4所示的界面，選擇ROM數(shù)據(jù)位寬度為4，地址線寬為8，即設(shè)置此ROM能存儲(chǔ)8位二進(jìn)制數(shù)據(jù)共64個(gè)，然后進(jìn)入圖5所示的窗口。定制的基本步驟如下：1)進(jìn)入QuartusII，選菜單 toolsmegawizard plugin manager，選擇“creat a new…”，然后按“next”鍵，進(jìn)入圖3所示界面。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = FLEX, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 256, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = CLOCK0, widthad_a = 8, width_a = 4, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 END COMPONENT。 address_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 width_byteena_a : NATURAL )。 widthad_a : NATURAL。 outdata_aclr_a : STRING。 numwords_a : NATURAL。 lpm_hint : STRING。 init_file : STRING。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。END c。139。ENTITY c IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。LIBRARY altera_mf。LIBRARY ieee。這樣每讀到一個(gè)地址，即可輸出其相應(yīng)的數(shù)據(jù)。首先在File菜單下的New菜單上選擇Memory Initialization File命令，進(jìn)入編輯器，然后在空格處輸入以上格式的數(shù)據(jù)文件。然后對(duì)音符數(shù)據(jù)進(jìn)行ROM定制，最后對(duì)定制好的ROM文件進(jìn)行測試和仿真。它首先是編寫音符數(shù)據(jù)文件，將樂譜中相應(yīng)的音符存放在一個(gè)連續(xù)的地址上。數(shù)控分
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1