【正文】 CD=1001 ELSE 9 0000000。 輸入的4位BCD 數(shù)字符 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 USE 。每個顯示譯碼模塊的輸出端LED(6 DOWNTO 0)從低位高位送入動態(tài)掃描模塊的10個7位數(shù)據(jù)輸入端口。頻率測量中，共要10個七段顯示譯碼模塊BCD。它是共陰極驅(qū)動芯片，也就是在輸出高電平時，該芯片具有較強的電流輸出能力。碼型轉(zhuǎn)化就是將一種編碼的輸入轉(zhuǎn)換為另一種編碼輸出。直接驅(qū)動方式是直接對數(shù)碼管相應(yīng)的字段給出驅(qū)動電平，以顯示電平。 在數(shù)字邏輯電路中，數(shù)碼管可以用TTL或CMOS集成電路來直接驅(qū)動，其驅(qū)動方式有BCD碼驅(qū)動和直接驅(qū)動。共陰極LED數(shù)碼管的公共端連接到地，另一端分別接一個限流電阻后再接到控制電路的信號端，當信號端為高電平時，該段即被點亮，否則不亮。 波形仿真REG40B波形仿真分析：輸入信號DIN為40位數(shù)據(jù)0000 0000 0000 0000 0000 0000 0000 0000 0001 1000，測頻時序控制模塊TESTCTL的鎖存信號LOAD端輸出上升沿時，將計數(shù)值鎖存到REG40B鎖存器中，輸出信號DOUT為40位數(shù)據(jù)0000 0000 0000 0000 0000 0000 0000 0000 0001 1000.數(shù)字邏輯系統(tǒng)中常用的顯示器件是數(shù)碼管，每一個字段都是一個發(fā)光二極管，因而也稱之為LED數(shù)碼管或LED顯示器。 鎖存END PROCESS。 THEN DOUT=DIN。EVENT AND LOAD=39。END REG40B。 鎖存信號時鐘 DIN: IN STD_LOGIC_VECTOR(39 DOWNTO 0)。USE 。測頻時序控制模塊TESTCTL的鎖存信號LOAD端輸出上升沿，將計數(shù)值鎖存到REG40B鎖存器中,并由REG40B的輸出端輸出。 鎖存器模塊 ，主要作用為鎖存計數(shù)器的計數(shù)值。在使能端ENA為低電平時，計數(shù)器不能啟動。 END ART。 END PROCESS。039。139。 END PROCESS。 END IF。139。THEN IF CQI=1001THEN CQI=0000。THEN IF ENA=39。EVENT AND CLK=39。THEN CQI=0000。 BEGIN PROCESS(CLK,CLR,ENA) BEGIN IF CLR=39。 END CNT10。 計數(shù)使能信號 COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)。 計數(shù)時鐘信號 CLR:IN STD_LOGIC。 USE 。 具有同步使能端的十進制計數(shù)器源程序為： LIBRARY IEEE。位數(shù)越高頻率測量的范圍也越寬，此測量范圍由計數(shù)電路內(nèi)部的十進制計數(shù)器的個數(shù)來決定。當測頻時序控制模塊TESTCTL的鎖存信號LOAD端輸出上升沿時，將計數(shù)值DIN(39 DOWNTO 0)，使低位計數(shù)器CNT10的CARRY_OUT端與高位計數(shù)器CNT10的輸入時鐘位CLK相連。測頻時， 測頻時序控制電路模塊TESTCTL的TSTEN端時鐘脈沖信號的脈寬為1S，TSTEN高電平期間允許各個計數(shù)器工作，低電平期間停止計數(shù)并保持計數(shù)值。END ART。LOAD=NOT Div2clk。 END IF 。 ELSE CLR_CNT=39。THEN CLR_CNT=39。AND Div2CLK=39。PROCESS(CLK,Div2CLK)BEGIN IF CLK=39。 END IF。139。BEGINPROCESS(CLK)BEGIN IF CLK39。END TESTCTL。 CLR_CNT:OUT STD_LOGIC。ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC。USE 。在計數(shù)結(jié)束后半個CLK周期，CLK與TSTEN都為低電平，這時CLR_CNT產(chǎn)生一個上升沿作為清零信號。觸發(fā)器的輸出高電平正好是1S，即測頻時序控制模塊TESTCTL的TSTEN端時鐘脈沖信號的脈寬為1S，并對頻率計的每一計數(shù)器CNT10的ENA使能端進行同步控制。為了實現(xiàn)系統(tǒng)功能，測頻時序控制模塊TESTCTL，計數(shù)器CNT10，以及鎖存器REG40B存在一個工作時序的問題，設(shè)計時需要綜合考慮。測頻控制模塊TESTCTL的CLR_CNT端產(chǎn)生一個上升沿，對計數(shù)器進行清零。 測頻時序控制電路模塊，CLK為由基準脈沖信號產(chǎn)生模塊產(chǎn)生的頻率為1HZ的標準時鐘信號NEWCLK，測頻時，將頻率為1HZ的標準時鐘信號NEWCLK送入控制電路輸入端CLK，輸出端包括一個計數(shù)使能輸出端TSTEN，一個是清零信號輸入端CLR_CNT和一個數(shù)據(jù)鎖存輸出端LOAD。：仿真分析：輸入信號CLK 的頻率為10MHZ，輸出信號CLK500的頻率為500HZ。 NEWCLK=CNTEER。 END IF 。 ELSE CNTER=CNTER+1。) THEN IF CNTER=249 THEN CNTER=0000000000000000000000000。EVENT AND CLK=39。 SIGNAL CNTEER:STD_LOGIC。END CLKGEN。ENTITY CLKGEN ISPORT( CLK :IN STD_LOGIC 。USE 。 END ART。 END PROCESS。 END IF 。 CNTEER=NOT CNTEER。139。 BEGIN PROCESS(CLK) BEGIN IF (CLK39。ARCHITECTURE ART OF CLK10M IS SIGNAL CNTER:STD_LOGIC_VECTOR(24 DOWNTO 0)。 外部時鐘提供的10MHZ標準脈沖信號 CLK500: OUT STD_LOGIC)。USE 。在CLK10M模塊，輸入為由外部時鐘提供的CLK脈沖信號，頻率為10MHZ ,經(jīng)過10000分頻，輸出為信號CLK500，頻率為500HZ,該時鐘信號可作為動態(tài)掃描顯示模塊的掃描時鐘信號，時鐘信號CLK500經(jīng)過CLKGEN模塊，經(jīng)過250分頻，輸出為基準脈沖信號NECLK ,頻率為1HZ.CLK10M模塊的源程序為：LIBRARY IEEE。先使計數(shù)模塊對輸入的矩形波進行計數(shù)，將計數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，然后將計數(shù)結(jié)果送入動態(tài)掃描電路進行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動電路將計數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進制結(jié)果，在七段數(shù)碼顯示管可以看到計數(shù)結(jié)果。當系統(tǒng)正常工作時，脈沖發(fā)生器提供標準1HZ的輸入信號，經(jīng)過測頻時序控制信號發(fā)生器進行信號的變換，產(chǎn)生計數(shù)信號。并且分別用VHDL硬件描述語言對其編程，實現(xiàn)了閘門控制信號、計數(shù)電路、鎖存電路、顯示電路等。系統(tǒng)設(shè)計采用自頂向下的設(shè)計方法,包括脈沖發(fā)生器電路模塊與測頻控制信號發(fā)生器電路模塊 ,以及待測信號脈沖計數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊。通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù)即閘門時間為1s。閘門時間越長，得到的頻率值就越準確，但閘門時間越長，則每測一次頻率的間隔就越長。在本設(shè)計中，用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，通過對來臨的待測信號的上升沿在設(shè)定的計數(shù)允許周期T內(nèi)計數(shù)，這個計數(shù)允許周期T就是所謂的閥門。 直接測頻法的一般思路是：在精確規(guī)定計數(shù)允許周期T內(nèi)使能計數(shù)器，對被測信號的周期（脈沖）數(shù)進行計數(shù)，計數(shù)允許周期T的長度決定了被測信號頻率的范圍。 測頻率法就是在一定時間間隔Tw(該時間定義為閘門時間)內(nèi)，測得這個周期性信號的重復(fù)變換次數(shù)為Nx，則其頻率可表示為: Fx=Nx/Tw 。常用的直接測頻法有兩種:一種是測周期法；一種是測頻率法。目前，數(shù)字頻率計的設(shè)計可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下的逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗證，直到生成器件。但由于DSP定時器在計數(shù)時存在計數(shù)飽和的情況，因此在實現(xiàn)該精度測量時存在上限，即當被測測信號頻率填充脈沖的頻率時，該方法就不能實現(xiàn)等精度了，采用硬件描述語言進行設(shè)計是目前最多也是最好的設(shè)計方法。但其在電路硬件級的描述上不足，使得其更適合做控制方面，結(jié)合硬件描述進行設(shè)計，采用TMS320F2812DSP 芯片為控制單元，在無需任何門控器件控制的情況下，利用DSP2812豐富的軟件資源可以實現(xiàn)等精度測量。采用數(shù)字電路的頻率計因其電路極為復(fù)雜，抗干擾能力和穩(wěn)定性較差，因此使用較少。數(shù)字頻率計的設(shè)計手段也是多種多樣的。在結(jié)合前面多種方法的基礎(chǔ)上做了改進，等精度測量不但有很高的測量精度。它的優(yōu)點是把差頻放大后，便于使用簡單的儀器來獲得測量精度的測量結(jié)果。為了進一步的提高精度，通常采用模擬內(nèi)插法或游標法與多周期同步法結(jié)合使用，雖然精度有了進一步的提高，但始終未解決士1的計數(shù)誤差，而且這些方法設(shè)備復(fù)雜，不利于推廣。然后，兩組計數(shù)器分別對被測信號和標準信號進行計數(shù)，要等到被測信號下降沿到來時才真正結(jié)束計數(shù)，完成一次測量過程。內(nèi)插法和游標法都是采用模擬的方法，而且多用于測量時間間隔，從而進行轉(zhuǎn)換得出，雖然精度提高了，但是電路設(shè)計卻很復(fù)雜?！　∧壳皣鴥?nèi)外使用的測頻的方法有很多，如直接測頻法，內(nèi)插法，游標法，時間—電壓變化法，多周期同步法，頻率倍增法，頻差倍增法以及相位比較法等測頻方法。一方面是追求新的更高穩(wěn)定度和準確度的新型頻標；另一方面是提供便于工業(yè)，科研應(yīng)用的商品化頻標，如小銫鐘，新型高穩(wěn)定度晶體振蕩器等這些工作多在計量研究與工業(yè)部門進行。而頻率測量所能達到的精度，主要取決于作為標準頻率源的精度以及所使用的測量設(shè)備和測量方法。因此數(shù)字頻率計的發(fā)展對整個電子產(chǎn)品的發(fā)展起著舉足輕重的作用。不論從彩色電視機、電冰箱、DVD，還是現(xiàn)在家庭常用到的數(shù)字電壓表、數(shù)字萬用表等都包含有頻率計。當今數(shù)字頻率計不僅是作為電壓表、計算機、天線電廣播通訊設(shè)備、工藝過程自動化裝置。接下來，在后續(xù)的章節(jié)會介紹硬件描語言VHDL語言的詳細情況。　　本設(shè)計實現(xiàn)的數(shù)字頻率計，除被測信號以外，只需要一個標準時基信號，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，系統(tǒng)各功能模塊的實現(xiàn)全部采用VHDL語言編寫。隨著新型可編程邏輯器件FPGA技術(shù)的發(fā)展，能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€單個器件中，根據(jù)不同的需要所提供的門數(shù)可以從幾百萬到上百萬門，不但集成度遠遠超過了以往的數(shù)字頻率計，而且在基準頻率及精度等外部條件的允許下，根據(jù)不同場合的精度要求，對硬件描述語言進行一定的改動，使系統(tǒng)在精度提高的同時，用較少的器件來實現(xiàn)系統(tǒng)的功能，從而降低系統(tǒng)的整體造價。調(diào)用庫單元進行設(shè)計，可以大大減輕設(shè)計人員的工作量，縮短設(shè)計周期。 （6） 豐富的設(shè)計庫。 （5） 支持硬件描述語言。 （4） 與結(jié)構(gòu)無關(guān)。 （3） 模塊組合式工具軟件。MAX+PLUSⅡ提供了與其他設(shè)計輸入、綜合和校驗工具的接口，借口符合EDIF 200/300、LPM、VHDL、Ve