【轉(zhuǎn)載】soc設(shè)計驗證技術(shù)發(fā)展綜述-文庫吧資料
2025-05-15 19:50本頁面
【正文】 不是設(shè)計中的缺陷。形式驗證主要包括兩部分：一是等價性檢查 (equivalence checking)，二是模型 檢查 (model checking)。在驗證環(huán)境中使用 基于斷言的驗證語言書寫的模塊 (一般為 Checker 和 Monitor)的可重用性優(yōu)于用 HDL 和 HVL 寫的模塊，此外要結(jié)合仿真器在仿真環(huán)境中進行驗證的工作，不過這些代碼可以直接 應(yīng)用到形式驗證 (Formal Verification)上。通過檢查這些表達式是否發(fā)生， 可以很簡單地進行功能覆蓋的檢查，并且這種覆蓋率分析是針對跨多個時序周期的一個事件 序列或者整個傳輸?shù)?，所以比傳統(tǒng)的覆蓋驅(qū)動驗證的抽象層次要高。基于斷言的驗證語言可以 使用簡單的語言結(jié)構(gòu)來建立精確的時序表達式。這種方法要用基于斷言的驗證語言，比如OpenVeraAssertion 語言 (OVA)、 SystemVerilog Assertion 語言 (SVA)、 Property Specification 語言 (PSL)等。通過在驗證程序中 定義錯誤狀態(tài)可以很方便地找出功能上的缺陷。功能驗證與面向?qū)ο缶? 程技術(shù)結(jié)合可以在驗證過程中有效地增減覆蓋點。 使用功 能覆蓋則可以幫助我們找出功能上的缺陷。 代碼覆蓋可以在仿真時由仿真器直接給出，主要用來檢查 RTL 代碼哪些沒有被執(zhí)行到。 覆蓋驅(qū)動驗證 覆蓋率一般表示一個設(shè)計的驗證進行到什么程度，也是一個決定功能驗證是否完成的重要量 化標(biāo)準(zhǔn)之一。 由于約束隨機測試可以約束驗證環(huán)境中各個層次上的屬性，所以這種方法可以更真實地反映 一個實際的系統(tǒng)。這種方法讓測試向量隨機生成，因此在足夠長的時間內(nèi) 可以產(chǎn)生大量的隨機向量，這樣可以比較容易地覆蓋到一些考慮不到的情況。另外 這種方法還需要手工檢查結(jié)果，只適合比較簡單的模塊或系統(tǒng)，已經(jīng)逐漸淡出。 功能驗證方法 直接測試向量生成 直接測試向量生成 (Directed Test Vector Generation)遵守 WYTWYVO 原則，即 WhatYouThoughtofisWhatYouVerifyOnly，所以需要產(chǎn)生大量的測試向量才能覆蓋盡可 能多的各種傳輸組合。 FPGA 驗證的流程相當(dāng)于一個 FPGA 設(shè) 計的主要流程，它主要分為設(shè)計輸入、綜合、功能仿真 (前仿真 )、實現(xiàn)、時序仿真 (后 仿 真 )、配置下載、下載后板級調(diào)試檢錯這幾個步驟。而且一些需要處理大量實時數(shù)據(jù)的應(yīng)用 (如視 頻 )也越來越多，因此要求能夠在接近實時的條件下進行功能驗證 [2]。首先獲取或編制 TVM，其次確定測試內(nèi) 容，第三步編譯和連接，第四步進行仿真，第五步作輸出分析，最后做功能覆蓋分析。時鐘驅(qū)動仿真比事件驅(qū)動仿真速度要快 10~100 倍， 適合大規(guī)模電路仿真。 首先設(shè)計代碼被仿真工具所接受，其次編制基準(zhǔn)測試向量 (波形或 RTL)，第三運行仿真， 第四通過單步調(diào)試，錯誤定位、改正后可再次仿真?；鶞?zhǔn)測試包測試向量來自于 IP 核供應(yīng)商、直接隨機產(chǎn)生、手工編制或由系 統(tǒng)級測試捕獲。 基準(zhǔn)測試包：首先搭建 SoC 整體架構(gòu)，然后將每一模塊 (IP 核 )經(jīng)基準(zhǔn)測試包掛接到系統(tǒng) 總線上。 模塊 RTL 軟性檢查 規(guī)范模型 檢查 功能驗證 協(xié)議 /一致性 檢查 直接隨機測試 代碼覆蓋 率分析 驗證 RTL 代碼 約束 特性 模塊級標(biāo)準(zhǔn) 測試程序 圖 4 系統(tǒng)級設(shè)計驗證流程 模擬仿真 在復(fù)雜 SoC 設(shè)計開發(fā)中，模擬仿真占整個驗證工程師團隊工作量的40~70%[1]，由于成本和 市場壓力，尋找靈巧的仿真技術(shù)顯得十分迫切。 在系統(tǒng)級驗證中，往往要構(gòu)建虛擬目標(biāo)系統(tǒng)，如中科 SoC 芯片在實施驗證時，將其所有對 外接口掛接許多虛擬 IP 核，同時編制了 BIOS、 RTOS 及應(yīng)用測試程序 (包括驅(qū)動程序 )。 圖 3 模塊 /IP 級驗證流程 系統(tǒng)級驗證 系統(tǒng)級驗證主要確認(rèn)芯片體系結(jié)構(gòu)滿足所賦予的功能 /性能要求。 不論哪種情況，在系統(tǒng)集成前做 IP 核驗證工作是必需的。 模塊 /IP 核級驗證 任何 SoC 設(shè)計均由一系列模塊組成。因此可以說一個好的驗 證計劃可以有效提高驗證效率，縮短開發(fā)周期，在 SoC 開發(fā)中有著重要的意義。這種并行的開發(fā) 驗證環(huán)境，能盡早給驗證團隊一個明確的目標(biāo)，也是保證驗證可重用 (reused)的關(guān)鍵。從階段劃分上說， SoC 驗證可以分為功能驗證、等 價性驗證、靜態(tài)時序分析、動態(tài)時序分析和版圖驗證等幾個主要階段，如圖 2 所示。隨著驗證技術(shù)的逐步 發(fā)展，驗證方法由最初的直接測試向量生成 (Directed Test Vector Generation),到約束隨機 測試 (Constrainted Random Test),再到覆蓋驅(qū)動驗證 (Coveragedriven Verificati
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