【正文】 在信號窗口中雙擊左鍵，出現(xiàn)對話框： 選中 NodeFinder 按鈕，出現(xiàn)對話框： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 13 在信號欄中選中“ Pins： all”， 點(diǎn)擊 OK 出現(xiàn)波形編輯窗口。 三 仿真 1. 創(chuàng)建仿真波形文件，進(jìn)行時(shí)序仿真，選擇 File→ New→ Other Files→ Vector Waveform File： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 12 進(jìn)入波形創(chuàng)建區(qū)， 編輯窗口分為，左邊是信號 (組 )名稱及標(biāo)定時(shí)刻的信號值，右邊是對應(yīng)信號的波形圖，最左側(cè)為波形編輯工具欄。 我們也可把它另存為 (File→ Save as)其它名稱，也可接受默認(rèn)的文件名，并將“ Add file to current project”選項(xiàng)選上，以使該文件添加到工程中去。 原理圖輸入工具欄 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 10 在圖紙上分別添加 7416與非門 (NAND2)、輸 入 (input)、輸出 (output)等幾個(gè) symbol。按 Next 進(jìn)入工程的信息總概對話框： 按 Finish 按鈕即建立一個(gè)空項(xiàng)目。運(yùn)行 Quartus II 軟件，出現(xiàn)如下界面： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 6 建立工程， File→ New Project Wizad 如下圖： 點(diǎn)擊 New Project Wizard 后彈出指定工程名的對話框，在 Diectory， Name，TopLevel Entity 中如下圖填寫： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 7 直接按 Next 進(jìn)行下一步，選擇 FPGA 器件的型號： 在 Family 下拉框中，我們選擇 FLEX10K 系列，注意在 Filters 一欄選上 Show Advanced Devices以顯示所有的型號。 使用方法 下面以一個(gè)十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)為例，詳細(xì)介紹原理圖輸入的設(shè)計(jì)方法及仿真步驟。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 第三章 Quartus II 軟件的簡介 主要功能 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD 設(shè)計(jì)流程。 (8) 編譯后生成 *.sof或 *.pof文件，前者可以通過 JTAG下載到 CPLD/FPGA內(nèi)部，設(shè)計(jì)無誤的話技能實(shí)現(xiàn)預(yù)期的功能，但斷電后 CPLD/FPGA 里的這些信息會丟失 。 建立工程 盡量采用 ALTERA 提供的 LPM 功能模塊 用戶自己建立功能模塊，并建立 Symbol 建立頂層圖 將頂層圖的各個(gè)功能模塊連起來 選擇芯片型號、分配管腳、配置編譯選 項(xiàng) 編譯 下載到目標(biāo)器件 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 5 (7) 編譯。 (6) 系統(tǒng)的功能原理圖至此已經(jīng)基本出爐了，下一步要為該設(shè)計(jì)選擇芯片載體，才能真正在物理上實(shí)現(xiàn) 系統(tǒng)的功能。 (5) 將頂層圖的各個(gè)功能模塊用兩線連起來。可以用硬件描述語言也可以用原理圖的輸入方法。 QII 軟件環(huán)境里包含了大量的常用功能模塊，例如計(jì)數(shù)器、累加器、比較強(qiáng)、譯碼器 等等；在充分利用已有模塊的基礎(chǔ)上，通過，一個(gè)設(shè)計(jì)中一般只有極少部分的模塊需要自己從零設(shè)計(jì)。可以這樣理解，頂層圖是一個(gè)容器，將整個(gè)工程的各個(gè)模塊包容在里面編譯的時(shí)候就將這些模塊整合在一起。 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 4 圖 基于 QuartusII 的典型 CPLD/FPGA 設(shè)計(jì)流程 (1) 建立工程是每個(gè)開發(fā)過程的開始， QuartusII(QII)以工程為單元對設(shè)計(jì)過程進(jìn)行管理。 下面我們以 Altera 公司的 QuartusII 軟件來簡單說明一下 CPLD/FPGA 的開發(fā)流程。 5. 時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。 3. 邏輯綜合：將源文件調(diào)入邏 輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和型號的連接關(guān)系。 CPLD/FPGA 的設(shè)計(jì)流程 用 HDL 語言開發(fā) CPLD/FPGA 的完整流程為： 圖 1. 文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。 always(posedge clk) begin q=data。 output q。 例 上升沿觸發(fā) D 觸發(fā)器 (時(shí)序電路 ) module dff(q,clk,data)。 邏輯功能描述 是模塊設(shè)計(jì)中最重要的部分，可使用不同形式的過程塊來實(shí)現(xiàn)。 端口定義屬性 ,如 input,output 等 邏輯功能描述 endmodule 其中 模塊名 是模塊唯一的標(biāo)識符 。一個(gè)設(shè)計(jì)部論是簡單還是復(fù)雜，都用 Verilog HDL 模塊來表示。相比較而言，VHDL 的描述長度是 Verilog HDL 的兩倍。 HDL 簡單而優(yōu)美 。 HDL設(shè)計(jì)與工藝無關(guān)。 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 2 Verilog HDL 語言的特點(diǎn) HDL 最大特點(diǎn)是易學(xué)易用。 IEEE 2020年重新修訂了 Verilog HDL 的 IEEE 標(biāo)準(zhǔn)。 Verilog HDL 就是在使用廣泛的 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言 (HDL:Hardware Discription Language)， 是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能 。前者由 Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購）開發(fā)。我利用 FPGA 芯片、 晶振、七段 LED 數(shù)碼管，初步實(shí)現(xiàn)了市面上的出租車計(jì)費(fèi)器的一些基本功能?，F(xiàn)在市面上的出租車計(jì)價(jià)器品種繁多，功能強(qiáng)大。它的應(yīng)用程度已經(jīng)成為衡量一個(gè)國家科學(xué)技術(shù)水平的一項(xiàng)重要指標(biāo)。 采用 FPGA 設(shè)計(jì) ASIC(Application Specific Integrated Circuit，集成電路 界被認(rèn)為是一種為專門目的而設(shè)計(jì)的集成電路 )電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片， FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳， FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一， FPGA 采用高速 CHMOS工藝，功耗低，可以與 CMOS、 TTL 電平兼 容。 近幾年，中國集成電路產(chǎn)業(yè)取得了飛速發(fā)展。 Quartus II iii 目 錄 第一章 引言 .............................................................................................................. 1 第二章 Verilog HDL 硬件語言簡介 ........................................................................ 1 Verilog HDL 語言的特點(diǎn) ............................................................................. 2 Verilog HDL 語言的基本結(jié)構(gòu) ..................................................................... 2 CPLD/FPGA 的設(shè)計(jì)流程 ............................................................................ 3 第三章 Quartus II 軟件的簡介 ........................................................................... 5 主要功能 ....................................................................................................... 5 使用方法 ............