【正文】 。 END PROCESS。 WHEN OTHERS=Q=0000000。 WHEN1000=Q=1111111。 WHEN0110=Q=1111101。 WHEN0100=Q=1100110。 WHEN0010=Q=1011011。 ARCHITECTURE DISP_ARC OF DISP IS BEGIN PROCESS(D) BEGIN CASE D IS WHEN0000=Q=0111111。 Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 本科畢業(yè)設(shè)計說明書（論文） 第 26 頁 共 26 頁 USE 。 END COUNT_ARC。 L=LL。 END IF。 LL:=1001。039。 END IF。 HH:=HH1。139。139。139。 BEGIN IF CLK39。 END COUNT。 倒計時模塊 COUNT H,L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 LIBRARY IEEE。 END CH31_ARC。 END CASE。 WHEN 111=Q=D3。 ARCHITECTURE CH31_ARC OF CH31A IS BEGIN PROCESS(SEL,D1,D2,D3) BEGIN CASE SEL IS WHEN 000=Q=D1。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ENTITY CH31A IS PORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 本科畢業(yè)設(shè)計說明書（論文） 第 24 頁 共 26 頁 5)、 3 選 1模塊 CH31A 的 VHDL 源程序 LIBRARY IEEE。 END PROCESS。 WHEN OTHERS=Q=1111。 WHEN 1101=Q=0011。 CASE TMP IS WHEN 0111=Q=0001。D3amp。 BEGIN TMP:=D1amp。 END CH41A。 ENTITY CH41A IS PORT(D1,D2,D3,D4:IN STD_LOGIC。 4)、轉(zhuǎn)換模塊 CH41A 的 VHDL 源程序 ch41a..vhd LIBRARY IEEE。 END PROCESS。139。 Q4=D4。 Q2=D2。139。 模塊LOCKB ELSIF CLK39。 ALM=39。 Q4=39。 Q3=39。 Q2=39。THEN Q1=39。 ARCHITECTURE LOCK_ARC OF LOCKB IS BEGIN PROCESS(CLK) BEGIN IF CLR=39。 Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC)。 ENTITY LOCKB IS PORT(D1,D2,D3,D4:IN STD_LOGIC。 3)、鎖存器模塊 LOCKB 的 VHDL 源程序 LIBRARY IEEE。 END PROCESS。 END IF。139。 BEGIN IF CLK39。 END SEL。 ENTITY SEL IS PORT(CLK:IN STD_LOGIC。 2)、片選信號產(chǎn)生模塊 SEL 的 VHDL 源程序 LIBRARY IEEE。 END PROCESS。139。039。 ELSIF CP39。THEN Q=39。 ARCHITECTURE FENG_ARC OF FENG IS BEGIN PROCESS(CP,CLR) BEGIN IF CLR=39。 Q :OUT STD_LOGIC)。 USE 。這些很大程度都得益于曾經(jīng)幫助過我的老師和同學(xué)，請允許我在此向他們表示誠摯的感謝。就比如我的一個 quartersII 的軟件她就幫我裝了差不多有五遍，可從來都沒有一絲的不耐煩。 但其中仍存在一些不足之處， 請多見諒！ 本科畢業(yè)設(shè)計說明書（論文） 第 19 頁 共 26 頁 致 謝 本設(shè)計 是在指導(dǎo)老師周廣 麗 老師的精心指導(dǎo)下完成的。 本科畢業(yè)設(shè)計說明書（論文） 第 18 頁 共 26 頁 結(jié) 論 本文 介紹 了基于 FPGA 的智能電子搶答器 的設(shè)計 ， 本設(shè)計 使用 VHDL 語言 ， 對智能搶答器的每一個模塊進(jìn)行分析，設(shè)計，編譯，并在 quartersII 軟件的支持下，對其進(jìn)行仿真。 整個電路的仿真圖： 本科畢業(yè)設(shè)計說明書（論文） 第 17 頁 共 26 頁 圖 13 頂層電路仿真波形 主持人按下復(fù)位鍵，當(dāng)有人搶答時，鎖存其組號，并開始倒計時。 Feng 模塊： 圖 11 Feng模塊仿真波形 主持人按下復(fù)位鍵，清零，當(dāng)有人搶答，即 cp 為下降沿時，輸出高電平。 Lockb 模塊： 圖 10 Lockb模塊仿真波形 此為鎖存模塊，主持人按下復(fù)位鍵時，清零。 Sel 模塊： 圖 8 Sel模塊仿真波形 此模塊相當(dāng)于一個計數(shù)器，在每個時鐘上升沿 到來時 ，輸出就自加 1。 Ch41a 模塊： 圖 7 h41a模塊仿真波形 本科畢業(yè)設(shè)計說明書（論文） 第 15 頁 共 26 頁 此模塊用二進(jìn)制顯示搶答的結(jié)果，搶答結(jié)果是低電平有效。經(jīng)實際電路測試驗證，達(dá)到了設(shè)計的要求。結(jié)束后主持人可以復(fù)位后將開始按鈕 h按下重新進(jìn)行下一輪的搶答。首先由主持人將開始按鈕 h按下之后，選手 1， 2， 3， 4開始搶答，網(wǎng)中是 1 號選手最先按下， q[7..O]顯示段碼結(jié)果為 06(臺號顯示為 1)，此時定時器開始 T 作做減計數(shù)， qh[3..0]和 ql [3..O]依次減小 (為截取整張仿真圖。南于文章篇幅原因，本文給出頂層電路的仿真波形。 DISP模塊為譯碼模塊，用于將數(shù)據(jù)轉(zhuǎn)換成段碼，以便數(shù)碼管能正確顯示。產(chǎn)生片選信號。搶答結(jié)果低電平有效，當(dāng)搶答 結(jié)果 dld2d3d4為 Olll時，輸出 q為 0001；當(dāng)搶答結(jié)果 dld2d3d4為 1011時，輸出 q為 0010；當(dāng)搶答結(jié)果 dld2d3d4為 1l0l時，輸出 q為 0011；當(dāng)搶答結(jié)果 dld2d3d4為111O時，輸出 q為 0100。當(dāng) sel為 000時，將 d1賦值給 本科畢業(yè)設(shè)計說明書（論文） 第 13 頁 共 26 頁 q1，同時將 01111111賦值給 WX選通數(shù)碼管；當(dāng) sel為 001時，將 d2賦值給 q2，同時將1011lll1賦值給 WX選通數(shù)碼管；當(dāng) sel為 011時，將 d3賦值給 q3，同時將 11011111 賦值給 WX選通數(shù)碼管 。當(dāng)高位從 9減少到 0時，報警就輸出高電平。設(shè)計中100S時間用 00到 99表示，顯示分為高位 h，底位 l，另外還有限時報警 sound。clr信號為 0時， d1， d2， d3， d4的輸出都為 0；當(dāng) c1r信號為 1時， 將 dl賦給 q1， d2賦給 q2， d3賦給 q3， d4賦給 q4，同時將 alm輸出為高電平。 FENG模塊是搶答判斷模塊，在各個選手 1， 2， 3， 4搶答操作后，將