【正文】 。當(dāng)我在學(xué)習(xí)遇到困惑，生活遇到困難時是他們給予我無私的幫助和鼓勵。在過去的半年中，我們共同探討協(xié)作，相互幫助，使我感受到了大家庭的關(guān)懷和溫暖。所謂滴水之恩當(dāng)涌泉相報，然而師恩無私，我只有在今后的學(xué)習(xí)和工作中時刻以鄢老師為榜樣，以刻苦認(rèn)真的態(tài)度和鍥而不舍的精神，努力做出成績，以博得恩師贊許。從論文的選題到體系的安排，從理論分析到字句斟酌，無不凝聚著他的心血。在此，我謹(jǐn)向所有幫助過我的老師，關(guān)心過我的朋友，關(guān)懷過我的領(lǐng)導(dǎo)以及所有幫助過我的人致以崇高敬意和誠摯的謝感！ 首先，我要感謝我的導(dǎo)師鄢秋榮講師。那時的我經(jīng)過不懈的奮斗，終于收獲了來了寶貴的南昌大學(xué)的錄取通知書。 參考文獻 28 參考文獻 [1] 徐欣，李玉忠 ． 高速時間 —數(shù)字轉(zhuǎn)換器設(shè)計與實現(xiàn) [D]． 國防科技大學(xué)工程碩士論文， 20xx [2] 宋健 ． 基于 FPGA 的精密時間 —數(shù)字轉(zhuǎn)換電路研究 [D]，中國科學(xué)技術(shù)大學(xué)博士論文， 20xx [3] ChrongSii Hwang ， Poki Chen ， HenWai HighResolution and FastConversion TimetoDigital Converter． IEEE International Symposium on Circuits and System[J]． 20xx (1): 112 [4] 張慧君，李孝輝，邊玉敬 ．基于 FPGA 的高分辨力時間數(shù)字轉(zhuǎn)換器的應(yīng)用研究 [J]．宇航計測技術(shù)， 20xx， 29（ 4）： 4144 [5] 許香春，時偉，黃傳金，陳良，甄敬然 ．基于 FPGA 的高精度時間數(shù)字轉(zhuǎn)換電路設(shè)計 [J]．中文核心期刊， 20xx， 25（ 12）： 208210 [6] 丁建國，沈國保，劉松強 ．基于數(shù)字延遲線的高分辨率 TDC 系統(tǒng) [J]．核技術(shù)， 20xx（ 3）： 27 [7] 盧澤民 ． 時間間隔測量系統(tǒng) [J]． 紅外與激光工程， 20xx， 30（ 5）： 4046 [8] Yasuo Arai ， Masahiro Ikeno ， Sinichi Iri ， Tatsuya Sofue ， Masaya Ohta． Developments of a N EW TDC LS I and a VME Module [J]． IEEE Transaction on Nuclear Science， 20xx（ 3）： 1228 [9] 楊洋，阮愛武，廖永波，吳文杰 ． 針對 FPGA 優(yōu)化的高分辨率時間數(shù)字轉(zhuǎn)換陣列電路 [J]． 電子技術(shù)應(yīng)用， 20xx（ 2）： 1220 [10] 安琪 ．粒子物理試驗中的精密時間間隔測量，核技術(shù) [J]． 20xx(9):1420 [11] 李清江，徐欣，孫兆林，李楠，李耀立，周振 ． 多通道高精度時間 數(shù)字轉(zhuǎn)換器的研制 [J]． 質(zhì)譜學(xué)報， 20xx（ 1）： 2833 致謝 29 致謝 夏天正在悄悄的綻放，一年的畢業(yè)季也如期而至，不同的是 09 級的我們成為這畢業(yè)盛典的主角。包括了邊緣檢測、計數(shù)器設(shè)計、串口數(shù)據(jù)發(fā)送設(shè)計等模塊的硬軟件設(shè)計。 其次，本課題采用了以 Cyclone Ⅱ EP2C5Q208C8N 為核心的開發(fā)板，Quartus II 軟件為開發(fā)平臺，并利用 Verilog 語言對 FPGA 進行設(shè)計。利用計數(shù)器易于實現(xiàn)且測量范圍廣的優(yōu)點，將其作為粗時間間隔測量單元；同時，利用門延遲測量分辨率高的優(yōu)點，將其作為細(xì)時間間隔測量單元。同時本設(shè)計采用了 Verilog 硬件描述語言對所需要實現(xiàn)的電路進行設(shè)計，增強了設(shè)計效率且提高了系統(tǒng)的可移植性，能方便的移植到其他系統(tǒng)中組成片上系統(tǒng)。根據(jù)系統(tǒng)工作原理可知，串口向計算機發(fā)回的數(shù)據(jù)表示計數(shù)器所計算到的脈沖個數(shù)，所以本次測試所測量到的時間間隔為： T = 207? 20（ ns） = ? 103? （ s） 第五章 系統(tǒng)測試 26 計算機 F P G A 開發(fā)板 U S B 接口 串口 圖 54 系統(tǒng)測試框圖 第六章 總結(jié) 27 第六章 總結(jié) 本課題討論的是基于 FPGA 實現(xiàn) TDC 系統(tǒng)的設(shè)計。 （ 4） 觀看串口數(shù)據(jù)回顯窗口上的內(nèi)容，分析結(jié)果。 （ 2） 開啟開發(fā)板電源，同時在計算機中打開串口調(diào)試軟件對串口進行調(diào)試。正確的仿真結(jié)果驗證了串口發(fā)送數(shù)據(jù)程序的正確性。 圖 52 計數(shù)器仿真圖 第五章 系統(tǒng)測試 25 串口發(fā)送數(shù)據(jù)仿真 如圖 53 為串口發(fā)送數(shù)據(jù)的仿真圖，圖中 Datain 為所要發(fā)送的數(shù)據(jù)， TXD為所發(fā)送的引腳。同樣在第二次計數(shù)時， start 與 stop 信號之間間隔 9 個脈沖周期，計數(shù)值 t1 結(jié)果也為 9。從仿真圖 52 可以看出，當(dāng) start 脈沖上升沿到達時，計數(shù)器開始對脈沖計數(shù)；當(dāng)stop 脈沖到達時，計數(shù)停止。如圖 51，系統(tǒng)同時給出了上升沿檢測及下降沿檢測的結(jié)果。 接收模塊 發(fā)送模塊 波特率發(fā)生器 數(shù)據(jù) 第五章 系統(tǒng)測試 24 第五章 系統(tǒng)測試 邊緣檢測仿真 根據(jù)邊緣仿真代碼，編譯后通過仿真器仿真，得到如圖 51 所示的結(jié)果。 在本設(shè)計中，只需將測試結(jié)果傳輸給計算機，固只需設(shè)計發(fā)送模塊。發(fā)送器首先將要發(fā)送的 8 位數(shù)據(jù)寄存，并在最低位后添加起始位 ?0?，在最高位前添加停止位 ?l?，組成 10 位要發(fā)送的數(shù)據(jù)，然后根據(jù)UART 內(nèi)核模塊的計數(shù)值將相應(yīng)的數(shù)據(jù)送入移位寄存器輸入端 。實現(xiàn)波特率時鐘的基本思路就是設(shè)計一個計數(shù)器，該計數(shù)器工作在速度很高的系統(tǒng)時鐘下，通過總線寫入不同的數(shù)值到波特率發(fā)生器保持寄存器中，然后用計數(shù)器的方式生成所需要的各種波特率就能得到所需的波特率時鐘。設(shè)計中一般采用高速時鐘對串行數(shù)據(jù)采樣。 0 1 D=0 D=1 D=0 D=1 第四章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計 23 圖 48 串口通信結(jié)構(gòu)圖 (1)波特率發(fā)生器 波特率表示的是每秒鐘傳送的二進制數(shù)據(jù)的位數(shù)，即單位時間內(nèi)傳送的信息量。 表 3 鎖存器狀態(tài)與時間值對應(yīng)表 各級鎖存器對應(yīng)值 時間間隔 10000000000000000000 1ns 01000000000000000000 2ns 00100000000000000000 3ns ...... ...... 00000000000000000010 19ns 00000000000000000001 20ns 串口輸出模塊設(shè)計 串行通信是指外部設(shè)備和計算機之間使用一根數(shù)據(jù)線進行數(shù)據(jù)傳輸?shù)姆绞?，通過串行輸出， TDC 能將所測得的高分辨率時間間隔信息輸出給其他設(shè)備或用戶。 根據(jù)對應(yīng)列表，可以得出細(xì)計數(shù)所測量到的的時間 T? ，由于 T? =20ns t? 所以公式： T=（ n+1） ? 20 （ 20 t? ） （ ns）可寫成 T=（ n+1） ? 20 T? （ ns）。 圖 47 D 觸發(fā)器狀態(tài)轉(zhuǎn)移圖 數(shù)據(jù)計算模塊原理 從上文論述中可以看到，每個鎖存器都表示一個數(shù)據(jù)，數(shù)據(jù)的大小與鎖存器的級數(shù)相對應(yīng)。由于 D 觸發(fā)器是在 C 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖 ,三步都是在正跳D Q C D Q C D Q C D Q C CLK stop 數(shù)據(jù)計算 第四章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計 22 沿后完成，所以又有邊沿觸發(fā)器之稱。當(dāng) C=1 時， S D=D， R D=D，觸發(fā)器狀態(tài)將發(fā)生轉(zhuǎn)移。 C D G3 G1 G4 G2 Q Q R D S D 圖 45 門延遲細(xì)時間間隔測量 （ 2） D 觸發(fā)器工作原理 D 觸發(fā)器電路圖如圖 46 所示，一共有四個與非門 G G G3 和 G4 組成，其中門 G1 和 G2 構(gòu)成基本觸發(fā)器，門 G3 和 G4 構(gòu)成觸發(fā)引導(dǎo)電路。 amp。 第四章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計 21 amp。在本設(shè)計中，門延遲細(xì)計數(shù)模塊通過 FPGA 內(nèi)部連線模塊來實現(xiàn)。同時， 其余的觸發(fā)器狀態(tài)輸出均為零。當(dāng) stop 信號沒有啟動時，根據(jù) D 觸發(fā)器的工作原理可以知道，每個觸發(fā)器的 Q 輸出均為零，表示沒有收到 stop 信號。 R D CP Z 第四章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計 20 表 2 同步二進制加法計數(shù)器狀態(tài)轉(zhuǎn)移表 序號 原狀態(tài) Q4 Q3 Q2 Q1 次態(tài) Q4 Q3 Q2 Q1 輸出 Z 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 門延時細(xì)計數(shù)原理及設(shè)計 （ 1）門延遲 細(xì)計數(shù) 電路的設(shè)計 門延遲細(xì)計數(shù)電路圖如圖 45 所示，由于 CLK 周期為 20ns，每一個延遲單元的固有延遲均為 1ns，所以 延遲線必須采用二十個非門來進行連接 才能保證能精確地測量到任何一種情況下的時間間隔。 1J Q4 C1 4 1K amp。 1J Q3 C1 3 1K amp。顯然，計數(shù)器不同的狀態(tài)可以表示不同的計數(shù)脈沖的數(shù)目，具有加法計數(shù)的功能。由此類推，在序號 “ 15” 時，計數(shù)器穩(wěn)定狀態(tài)為 1111，表明輸入了15 個計數(shù)脈沖。而在第二個脈沖到達前，計數(shù)器處于穩(wěn)定狀態(tài)，仍為 0001 狀態(tài)。據(jù)圖所示可以看出輸出方程為： Z= nnnn1234 圖 44 同步二進制加法計數(shù)器 表 2 給出了二進制計數(shù)器的狀態(tài)轉(zhuǎn)移表。圖 44 給出了同步二進制計數(shù)器的電圖。 由于同步計數(shù)器能將計數(shù)脈沖同時引入到各級觸發(fā)器，當(dāng)輸入時鐘脈沖觸發(fā)時，各級觸發(fā)器的狀態(tài)都將同時發(fā)生轉(zhuǎn)移。根據(jù)計數(shù)器在計數(shù)過程中數(shù)字的增減趨勢，又分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。 1JQ40 C1 40 1K amp。根據(jù)計數(shù)器脈沖引入方式的不同，計數(shù)器可分為同步計數(shù)1J Q1 C1 1 1K R 1J Q2 C1 2 1K R amp。下文將對同步二進制計數(shù)器的工作原理作進一步介紹。 程序?qū)?start 信號和 stop 信號之間的時間間隔測量出來，并通過 t1 輸出，同時還輸出有效信號 en。圖 43 給出了 40 位計數(shù)器示意圖。附錄 1 給出了基于