【正文】 EXIT謝謝觀看 /歡迎下載BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES. BY FAITH I BY FAITH。競(jìng)爭(zhēng)而導(dǎo)致輸出產(chǎn)生尖峰干擾脈沖的現(xiàn)象，稱為 冒險(xiǎn) 。 EXIT加法器 用于實(shí)現(xiàn)多位加法運(yùn)算，其單元電路有半加器和全加器；其集成電路主要有 串行進(jìn)位加法器和超前進(jìn)位加法器。編碼器的作用 是將具有特定含義的信息編成相應(yīng)二進(jìn)制代碼輸出，常用的有 二進(jìn)制編碼器、二 十進(jìn)制編碼器和優(yōu)先編碼器。數(shù)據(jù)分配器的作用 是 根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去。 EXIT編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、數(shù)值比較器和加法器等是常用的 MSI 組合邏輯部件，學(xué)習(xí)時(shí)應(yīng)重點(diǎn)掌握其邏輯功能及應(yīng)用。以邏輯門為基本單元的電路設(shè)計(jì)，其最簡(jiǎn)含義是：邏輯門數(shù)目最少，且各個(gè)邏輯門輸入端的數(shù)目和電路的級(jí)數(shù)也最少，沒(méi)有竟?fàn)幟半U(xiǎn)。組合邏輯電路的 基本設(shè)計(jì)方法 是：根據(jù)給定設(shè)計(jì)任務(wù)進(jìn)行邏輯抽象，列出真值表，然后寫出輸出函數(shù)式并進(jìn)行適當(dāng)化簡(jiǎn)和變換，求出最簡(jiǎn)表達(dá)式，從而畫出最簡(jiǎn) (或稱最佳 )邏輯電路。 它在邏輯功能上的特點(diǎn)是：沒(méi)有 存儲(chǔ)和記憶作用 ；在電路結(jié)構(gòu)上的特點(diǎn)是：由各種門電路組成，不含記憶單元，只存在從輸入到輸出的通路，沒(méi)有反饋回路。AA理想考慮門延時(shí)Y 0AAY1tpdEXIT　　由于尖峰干擾脈沖的寬度很窄，在 可能產(chǎn)生尖峰干擾脈沖的門電路輸出端與地之間接入 一個(gè)容量為 幾十皮法的電容 就可吸收掉尖峰干擾脈沖。可能導(dǎo)致錯(cuò)誤動(dòng)作EXIT二、競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生原因及消除方法負(fù)尖峰脈沖冒險(xiǎn)舉例 　　可見(jiàn)，在組合邏輯電路中，當(dāng)一個(gè)門電路 (如 G2)輸入兩個(gè)向相反方向變化的互補(bǔ)信號(hào)時(shí)， 則在輸出端可能會(huì)產(chǎn)生尖峰干擾脈沖。因此， 同一個(gè)門的一組輸入信號(hào)， 由于它們?cè)诖饲巴ㄟ^(guò)不同數(shù)目的門，經(jīng)過(guò)不同長(zhǎng)度導(dǎo)線的傳輸， 到達(dá)門輸入端的時(shí)間會(huì)有先有后，這種現(xiàn)象稱為競(jìng)爭(zhēng)。EXIT主要要求： 了解競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其產(chǎn)生的原因和消除措施。 若次高位 A2 B2，則 A B；若 A2 B2，則 A B；若 A2 = B2，則再去比較更低位。 (一 ) 1 位數(shù)值比較器 輸 入 輸　 出A B Y(AB) Y(AB) Y(A=B)0 0 0 0 10 1 0 1 01 0 1 0 01 1 0 0 1ABA ABABBY(AB)Y(A=B)Y(AB)EXIT (二 ) 多位數(shù)值比較器 可利用 1 位數(shù)值比較器構(gòu)成比較原理：從最高位開(kāi)始逐步向低位進(jìn)行比較。相加結(jié)果讀數(shù)為 C3S3S2S1S0和數(shù)進(jìn)位數(shù)EXIT超前進(jìn)位加法器舉例： CT74LS283相加結(jié)果讀數(shù)為 C3S3S2S1S0 4 位二進(jìn)制加數(shù) B 輸入端 4 位二進(jìn)制加數(shù) A 輸入端低位片進(jìn)位輸入端本位和輸出端向高位片的進(jìn)位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑CT74LS283邏輯符號(hào)EXIT二、數(shù)值比較器 Digital Comparator，又稱數(shù)字比較器。運(yùn)算速度快。　　其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位。能將本位的兩個(gè)二進(jìn)制數(shù)和鄰低位來(lái)的進(jìn)位數(shù)進(jìn)行相加。它只將兩個(gè) 1 位二進(jìn)制數(shù)相加，而不考慮低位來(lái)的進(jìn)位。了解數(shù)值比較器的作用。Y為三變量函數(shù) ， 故選用 8 選 1 數(shù)據(jù)選擇器，現(xiàn)選用 CT74LS151。[例 ] 試用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù) Y = AB + AC + BC 。因此 用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合邏輯函數(shù) ?！　? 當(dāng) D0 ~ D3 為 0、 1 的不同組合時(shí)， Y 可輸出不同的 最小項(xiàng)表達(dá)式。EXIT CC14539 數(shù)據(jù)選擇器 輸出函數(shù)式1Y = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D2 + A1 A0 1D3 = m0 1D0 + m1 1D1 + m2 1D2 + m3 1D32Y = A1 A0 2D0 + A1 A0 2D1+ A1 A0 2D2+ A1 A0 2D3 = m0 2D0 + m1 2D1 + m2 2D2 + m3 2D3EXIT三、用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù) 　　由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為 1 時(shí)，輸出為地址輸入變量全體最小項(xiàng)的和?！　?1ST = 0 時(shí) ，數(shù)據(jù)選擇器工作。EXIT111100011011010000101110000100110000 0000011Y1D01D11D21D3A0A11ST輸出輸　　　入 CC14539 數(shù)據(jù)選擇器 1 真值表1D01D11D21D3使能端低電平有效數(shù)據(jù)選擇器 2 的邏輯功能同理?！　?shù)據(jù)選擇器 2 的數(shù)據(jù)輸入、使能輸入。8 選 1 數(shù)據(jù)選擇器CT74LS151 真值表 D7D71110D6D60110D5D51010D4D40010D3D31100D2D20230D1D11000D0D00000101YYA0A1A2ST輸 出輸　　入EXIT因?yàn)槿?A2A1A0=000，則因?yàn)槿?A2A1A0=010，則Y=D0Y=D2D7D71110D6D60110D5D51010D4D40010D3D31100D2D20230D1D11000D0D00000101YYA0A1A2ST輸 出輸　　入CT74LS151 輸出函數(shù)表達(dá)式1 00 00 00 00 01 0Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7 = m0D0+ m1D1+m2D2+ m3D3+ m4D4+m5D5+ m6D6+ m7 7EXIT2. 雙 4 選 1 數(shù)據(jù)選擇器 CC14539 CC14539 1STA1A01D0 1D31D21D11ST1Y 2Y雙 4選 1數(shù)據(jù)選擇器 CC14539邏輯功能示意圖 2D0 2D32D22D12ST2ST 　　兩個(gè)數(shù)據(jù)選擇器的公共地址輸入端。Demultiplexer， 簡(jiǎn)稱 DMUXY0D Y1Y2Y34 路數(shù)據(jù)分配器工作示意圖A1 A0一路輸入 多路輸出地址碼輸入 101 = DEXIT二、數(shù)據(jù)選擇器的邏輯功能及其使用 1. 　 8 選 1 數(shù)據(jù)選擇器 CT74LS151 CT74LS151STA2A1A0D0 D7D6D5D4D