【正文】 110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001消隱00000000YgYfYeYdYcYbYa ABCDBI數(shù)字顯示輸 出輸 入4 線 7 段譯碼器 /驅(qū)動(dòng)器 CC14547的邏輯功能示意圖CC14547BI D C B ABIYgYfYeYdYcYbYa 消隱消隱消隱消隱消隱消隱消隱允許數(shù)碼顯示偽碼　　相應(yīng)端口輸出有效電平 1，使顯示相應(yīng)數(shù)字。理解常用 數(shù)據(jù)選擇器的邏輯功能及其使用 ?！?數(shù)據(jù)選擇器和數(shù)據(jù)分配器 EXITD0YD1D2D34 選 1 數(shù)據(jù)選擇器工作示意圖A1 A0一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用 數(shù)據(jù)選擇器 : 根據(jù)地址碼的要求，從多路輸入信號(hào)中 選擇其中一路輸出的電路 .又稱(chēng)多路選擇器 (Multiplexer，簡(jiǎn)稱(chēng) MUX)或多路開(kāi)關(guān)。 　　 數(shù)據(jù)選擇器的輸入信號(hào)個(gè)數(shù) N 與地址碼個(gè)數(shù) n 的關(guān)系為 N = 2nEXIT數(shù)據(jù)分配器 : 根據(jù)地址碼的要求，將一路數(shù)據(jù) 分配到指定輸出通道上去的電路。 選擇哪一路信號(hào)輸出由地址碼決定。數(shù)據(jù)選擇器 1 的輸出　　數(shù)據(jù)選擇器 1 的數(shù)據(jù)輸入、使能輸入。數(shù)據(jù)選擇器 2 的輸出　　內(nèi)含兩個(gè)相同的 4 選 1 數(shù)據(jù)選擇器?！　?1ST = 1 時(shí)，禁止 數(shù)據(jù)選擇器工作，輸出 1Y = 0。 輸出哪一路數(shù)據(jù)由地址碼 A1 A0 決定 。 例如 4 選 1 數(shù)據(jù)選擇器的輸出 Y = m0 D0 + m1 D1+ m2 D2+ m3 D3　　 當(dāng) D0 = D1 = D2 = D3 = 1 時(shí)， Y = m0 + m1+ m2 + m3 。而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式，　　當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接 將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端 。EXIT CT74LS151 有 A A1 、 A0 三個(gè)地址輸入端，正好用以輸入三變量 A、 B、 C 。該題可用代數(shù)法或卡諾圖法求解。代 數(shù) 法 求 解解：(2)寫(xiě)出邏輯函數(shù)的 最小項(xiàng)表達(dá)式Y(jié) = AB + AC + BC = ABC + ABC + ABC + ABC(3) 寫(xiě)出數(shù)據(jù)選擇器的輸出表達(dá)式Y(jié)′= A2A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 + A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A1A0D7(4)比較 Y 和 Y′兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系(1)選擇數(shù)據(jù)選擇器令 A = A2 ， B = A1 ， C = A0則 Y′= ABCD0 + ABCD1 + ABCD2 + ABCD3 + ABCD4 + ABCD5 + ABCD6 + ABCD7ABCABCABCABCABC ABC ABC+ + + 為使 Y = Y′，應(yīng)令 D0 = D1 = D2 = D4= 0D3 = D5 = D6 = D7 = 1EXIT(5)畫(huà)連線圖CT74LS151A2A1A0D0 D7D6D5D4D3D2D1STY YY′ABC1即可得輸出函數(shù)EXIT(1)選擇數(shù)據(jù)選擇器 選用 CT74LS151(2)畫(huà)出 Y 和數(shù)據(jù)選擇器輸出 Y ? 的卡諾圖(3)比較邏輯函數(shù) Y ?和 Y 的卡諾圖設(shè) Y = Y ?、 A = A B = A C = A0對(duì)比兩張卡諾圖后得 D0 = D1 = D2 = D4 = 0D3 = D5 = D6 = D7 = 1(4)畫(huà)連線圖ABC0100 01 11 10 1 1 1 1 0 0 0 0Y的卡諾圖A2A1A00100 01 11 10 D6 D7D5 D3 D0 D1 D2 D4 Y′ 的 卡 諾 圖 1卡 諾 圖 法 求 解解：與代數(shù)法所得圖相同EXIT主要要求： 理解加法器的邏輯功能及應(yīng)用。 加法器和數(shù)值比較器 EXIT一、加法器 (一 ) 加法器基本單元半加器 　　 Half Adder，簡(jiǎn)稱(chēng) HA。1011010101100000CiSiBiAi輸 出輸 入AiBiSiCiCO∑EXIT全加器 　　 Full Adder，簡(jiǎn)稱(chēng) FA。1111110011101010100110110010100110000000CiSiCi1BiAi輸 出輸　入AiBiSiCiCO∑CICi1EXIT (二 ) 多位加法器 實(shí)現(xiàn)多位加法運(yùn)算的電路　　其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。運(yùn)算速度較慢。各位運(yùn)算并行進(jìn)行。串行進(jìn)位加法器超前進(jìn)位加法器EXIT串行進(jìn)位加法器舉例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CI加數(shù) A 輸入加數(shù) B 輸入　　低位的進(jìn)位輸出 CO 依次加到相鄰高位的進(jìn)位輸入端 CI 。 用于比較兩個(gè)數(shù)的大小。例如 比較 A = A3A2A1A0 和 B = B3B2B1B0 的大小： 若 A3 B3，則 A B；若 A3 B3，則 A B；若 A3 = B3，則需比較次高位。 　　依次類(lèi)推，直至最低位比較結(jié)束。 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)EXIT一、競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其危害　　當(dāng)信號(hào)通過(guò)導(dǎo)線和門(mén)電路時(shí)，將產(chǎn)生時(shí)間延遲?！　∵壿嬮T(mén)因輸入端的 競(jìng)爭(zhēng)而導(dǎo)致輸出產(chǎn)生 不應(yīng)有的尖峰干擾脈沖的現(xiàn)象，稱(chēng)為冒險(xiǎn)。正尖峰脈沖冒險(xiǎn)舉例G2G1AYY=A+AA理想考慮門(mén)延時(shí)AY11AY1tpdG2G1AYY=A1. 加封鎖脈沖2. 加選通脈沖3. 修改邏輯設(shè)計(jì)4. 接入濾波電容消除冒險(xiǎn)的方法：EXIT組合邏輯電路指 任一時(shí)刻的輸出僅取決于該時(shí)刻輸入信號(hào)的取值組合，而與電路原有狀態(tài)無(wú)關(guān) 的電路。 本章小結(jié)EXIT組合邏輯電路的描述方法主要有邏輯表達(dá)式、真值表、卡諾圖和邏輯圖等。組合邏輯電路的 基本分析方法 是：根據(jù)給定電路逐級(jí)寫(xiě)出輸出函數(shù)式，并進(jìn)行必要的化簡(jiǎn)和變換，然后列出真值表，確定電路的邏輯功能。EXIT以 MSI 組件為基本單元的電路設(shè)計(jì)，其最簡(jiǎn)含義是： MSI 組件個(gè)數(shù)最少，品種最少，組件之間的連線最少。 用于實(shí)現(xiàn)組合邏輯電路的 MSI 組件主要有譯碼器和數(shù)據(jù)選擇器。數(shù)據(jù)選擇器的作用 是 根據(jù)地址碼的要求，從多路輸入信號(hào)中選擇其中一路輸出。EXIT譯碼器的作用 是將表示特定意義信息的二進(jìn)制代碼翻譯出來(lái)，常用的有 二進(jìn)制譯碼器、二 十進(jìn)制譯碼器和 數(shù)碼顯示譯碼器。數(shù)值比較器 用于比較兩個(gè)二進(jìn)制數(shù)的大小。同一個(gè)門(mén)的一組輸入信號(hào)到達(dá)的時(shí)間有先有后，這種現(xiàn)象稱(chēng)為 競(jìng)爭(zhēng) 。競(jìng)爭(zhēng)冒險(xiǎn)可能導(dǎo)致負(fù)載電路誤動(dòng)作，應(yīng)用中需