數(shù)字電子技術(shù)基礎(chǔ)簡明教程第三版課件-免費閱讀
【正文】 同一個門的一組輸入信號到達的時間有先有后，這種現(xiàn)象稱為 競爭 。用于實現(xiàn)組合邏輯電路的 MSI 組件主要有譯碼器和數(shù)據(jù)選擇器。 本章小結(jié)EXIT組合邏輯電路的描述方法主要有邏輯表達式、真值表、卡諾圖和邏輯圖等。 組合邏輯電路中的競爭冒險EXIT一、競爭冒險現(xiàn)象及其危害 當(dāng)信號通過導(dǎo)線和門電路時，將產(chǎn)生時間延遲。串行進位加法器超前進位加法器EXIT串行進位加法器舉例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CI加數(shù) A 輸入加數(shù) B 輸入 低位的進位輸出 CO 依次加到相鄰高位的進位輸入端 CI 。1011010101100000CiSiBiAi輸 出輸 入AiBiSiCiCO∑EXIT全加器 Full Adder，簡稱 FA。EXIT CT74LS151 有 A A1 、 A0 三個地址輸入端，正好用以輸入三變量 A、 B、 C ?！ ?1ST = 1 時，禁止 數(shù)據(jù)選擇器工作，輸出 1Y = 0。 數(shù)據(jù)選擇器的輸入信號個數(shù) N 與地址碼個數(shù) n 的關(guān)系為 N = 2nEXIT數(shù)據(jù)分配器 : 根據(jù)地址碼的要求，將一路數(shù)據(jù) 分配到指定輸出通道上去的電路。 EXIT3. 七段顯示譯碼器4 線 – 7 段譯碼器/驅(qū)動器 CC14547的邏輯功能示意圖CC14547BI D C B ABIYgYfYeYdYcYbYa 消隱控制端，低電平有效。 a ~ g 和 DP 為高電平時才能點亮相應(yīng)發(fā)光段。 (一 ) 數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意0101數(shù)碼顯示器數(shù)碼顯示譯碼器譯碼器驅(qū)動器bcdefgabcdefga輸入 BCD 碼 輸出驅(qū)動七段數(shù)碼管顯示相應(yīng)數(shù)字0001EXIT(二 )數(shù)碼顯示器簡介 數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。EXITCT74LS138 組成的 4 線 – 16 線 譯碼器工作原理 E = 1 時，兩個譯碼器都不工作，輸出 Y0 ~ Y15 都為高電平 1。輸出本位和為 Si ，向高位的進位數(shù)為 Ci 。 其輸出端能提供輸入變量的全部最小項。掌握 用二進制譯碼器實現(xiàn)組合邏輯電路的方法。 普通編碼器在任何時刻只允許一個輸入端請求編碼，否則輸出發(fā)生混亂。I6 理解常用編碼器的類型、邏輯功能和使用方法?？傻谜嬷当砣缬摇? 分析設(shè)計要求并 列出真值表 → 求最簡輸出邏輯式 → 畫邏輯圖。因此，圖示電路為三位判奇電路，又稱奇校驗電路。 EXIT主要要求：理解組合邏輯電路 分析與設(shè)計的基本方法 。EXIT概 述第 3 章 組合邏輯電路 組合邏輯電路中的競爭冒險加法器和數(shù)值比較器數(shù)據(jù)選擇器 與數(shù)據(jù)分配器譯碼器編碼器組合邏輯電路的 分析和設(shè)計方法本章小結(jié)EXIT主要要求： 掌握 組合邏輯電路和時序邏輯電路的概念 。熟練掌握邏輯功能的 邏輯表達式、真值表、卡諾圖和邏輯圖 表示法及其相互轉(zhuǎn)換。EXIT 初學(xué)者一般從輸入向輸出逐級寫出各個門的輸出邏輯式。 首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值 (即規(guī)定它們何時取值 0 ，何時取值 1) 。、 、 三人表決電路多數(shù)人同意，則提案通過，但 具有否決權(quán)111011101001110010100000YCBA輸出輸 入00001110(2)化簡輸出函數(shù)Y=AC+ABABC0100 01 11 10 1 1 1 0 0 0 0 0用與非門實現(xiàn)，并求最簡與非式=AC+AB=AC 編碼器 EXIT一、編碼器的概念與類型 編碼 將具有特定含義的信息編成相應(yīng)二進制代碼的過程。I7Y1=I2EXITCT74LS147I8 I1I2I3I4I5I6I7Y0Y1Y2Y3I9二 十進制優(yōu)先編碼器 CT74LS147 I9 = 1， I8 = 0 時 ，不論 I0 ~ I7 為 0 還是 1，電路只 對 I8 進行編碼，輸出反碼 0111。 EXIT一、譯碼的概念與類型 譯碼 是 編碼 的逆過程。 EXIT ( 二 ) 用二進制譯碼器實現(xiàn)組合邏輯函數(shù) (二 ) 用二進制譯碼器實現(xiàn)組合邏輯函數(shù) 由于 二進制譯碼器的輸出端能提供輸入變量的全部最小項，而任何組合邏輯函數(shù)都可以變換為最小項之和 的標準式，因此 用二進制譯碼器和門電路可實現(xiàn)任何組合邏輯函數(shù)。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi1BiAi輸 出輸 入(3)選擇譯碼器選用 3 線 – 8 線 譯碼器 CT74LS138。CT74LS138(1)A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低位片高位片(1)A3 = 0 時，高位片不工作，低位片工作，譯出與輸入 0000 ~ 0111 分別對應(yīng)的 8 個輸出信號 Y0 ~ Y7 。常用的有半導(dǎo)體數(shù)碼顯示器 (LED)和液晶顯示器(LCD)等。 共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。 8421 碼輸入端譯碼驅(qū)動輸出端，高電平有效。Demultiplexer， 簡稱 DMUXY0D Y1Y2Y34 路數(shù)據(jù)分配器工作示意圖A1 A0一路輸入 多路輸出地址碼輸入 101 = DEXIT二、數(shù)據(jù)選擇器的邏輯功能及其使用 1. 8 選 1 數(shù)據(jù)選擇器 CT74LS151 CT74LS151STA2A1A0D0 D7D6D5D4D3D2D1STY YCT74LS151的邏輯功能示意圖 8 路數(shù)據(jù)輸入端地址信號輸入端互補輸出端使能端，低電平有效4 選 1 數(shù)據(jù)選擇器電路與工作原理動畫演示實物圖片EXITCT74LS151STA2A1A0D0 D7D6D5D4D3D2D1STY YCT74LS151邏輯功能示意圖 ST = 1 時禁止 數(shù)據(jù)選擇器工作 ST = 0 時， 數(shù)據(jù)選擇器工作?！ ?1ST = 0 時 ，數(shù)據(jù)選擇器工作。[例 ] 試用數(shù)據(jù)選擇器實現(xiàn)函數(shù) Y = AB + AC + BC 。能將本位的兩個二進制數(shù)和鄰低位來的進位數(shù)進行相加。相加結(jié)果讀數(shù)為 C3S3S2S1S0和數(shù)進位數(shù)EXIT超前進位加法器舉例： CT74LS283相加結(jié)果讀數(shù)為 C3S3S2S1S0 4 位二進制加數(shù) B 輸入端 4 位二進制加數(shù) A 輸入端
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