【正文】 同時(shí)，在 賀 老師的身上我們學(xué)也到很多實(shí)用的知識(shí)，在此我們表示感謝！同時(shí)，對(duì)給過我?guī)椭乃型瑢W(xué)和各位指導(dǎo)老師再次表示忠心的感謝！ 。在設(shè)計(jì)中遇到了很多專業(yè)知識(shí)問題，最后在老師的辛勤指導(dǎo)下，終于游逆而解。 7. QuartusⅡ 入門 ，陸穎編著 . VHDL 電路設(shè)計(jì)實(shí)用教程 清華大學(xué)出版社 第 六 章 總結(jié) 通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。 5. 張 原編著，可編程邏輯器件設(shè)計(jì)及應(yīng)用，機(jī)械工業(yè)出版社。 3. 陳大欽主編，電子技術(shù)基礎(chǔ)實(shí)驗(yàn)，高等教育出版社。 分頻系數(shù) 頻率 分頻系數(shù) 頻率 分頻系數(shù) 頻率 4 250KHZ 10 17 30HZ 5 125KHZ 12 976HZ 18 15HZ 6 13 488HZ 19 8HZ 7 14 244HZ 20 4HZ 8 15 122HZ 22 1HZ 9 16 61HZ (分頻系數(shù)對(duì)應(yīng)的時(shí)鐘頻率表 ) 第五章 參考文獻(xiàn) 1. 康華光主編 .電子技術(shù)基礎(chǔ)（數(shù)字部分），高等教育出版社。 元件圖 （顯示模塊的元件圖） 電路圖 流程圖 （顯示模塊流程圖） 總 電路圖 總仿真圖 （總設(shè)計(jì)圖的仿真圖） 第四章 調(diào)試 可對(duì)時(shí)鐘進(jìn)行 422倍分頻（原始信號(hào)是 4MHZ）。 END PROCESS P3。)THEN CNT2=CNT2+1。EVENT AND CLK=39。 END PROCESS P2。 WHEN OTHERS=NULL。 WHEN 1000=SG=1111111。 WHEN 0110=SG=1111101。 WHEN 0100=SG=1100110。 WHEN 0010=SG=1011011。 P2:PROCESS(A) BEGIN CASE A IS WHEN 0000=SG=0111111。 END CASE。A=Q9。 END CASE。A=Q8。A=Q7。 END CASE。A=Q6。A=Q5。 END CASE。 END CASE。A=Q4。A=Q3。A=Q2。 END CASE。A=Q1。A=Q0。END IF。139。END IF。139。END IF。139。END IF。139。END IF。139。END IF。139。 SIGNAL A:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL CN1:INTEGER RANGE 0 to 2。 END。 SG:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 Q9:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q7:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q5:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q3:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q1:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY XIANSHI IS PORT( b1,b2,b3,b4,b5,b6:IN STD_LOGIC。 USE 。 END。WHEN next_state=s2 else39。 c3=39。WHEN next_state=s1 else39。 c2=39。WHEN next_state=s0 else 39。 c1=39。 END IF。 END IF。)THEN b3=39。 IF(w2=39。 b3=39。THEN next_state=s0。 IF w2=39。r2=39。y2=39。 WHEN s2= g2=39。139。039。039。15s END IF。139。139。139。039。 END IF。)THEN b1=39。 IF(w0=39。 b1=39。THEN next_state=s1。 IF w0=39。r2=39。y2=39。)THEN CASE next_state IS WHEN s0=g2=39。EVENT AND CLK=39。THEN current_state=s0。 BEGIN PROCESS(clk) BEGIN IF reset=39。 ARCHITECTURE a OF KONGZHI2 IS TYPE STATE_SPACE IS(s0,s1,s2)。 reset:IN STD_LOGIC)。 y2:OUT STD_LOGIC。 w0,w1,w2:IN STD_LOGIC。 clk:IN STD_LOGIC。 USE 。 USE 。 END。 WHEN next_state=s2 ELSE 39。 c3=39。 WHEN next_state=s1 ELSE 39。 c2=39。 WHEN next_state=s0 ELSE 39。 c1=39。 END IF。 END IF。) THEN b3=39。 IF(w2=39。 b3=39。THEN next_state=s0。 IF w2=39。r1=39。y1=39。 WHEN s2=g1=39。139。039。039。5s END IF。139。139。039。139。 END IF。) THEN b1=39。 IF(w0=39。 b1=39。25s。139。139。139。039。139。 ELSIF(CLK39。139。 SIGNAL current_state,next_state:STATE_SPACE。 END KONGZHI1。 g1:OUT STD_LOGIC。 r1:OUT STD_LOGIC。 c1,c2,c3,b1,b2,b3:OUT STD_LOGIC。 ENTITY KONGZHI1 IS PORT (clk:IN STD_LOGIC。 USE 。 元件圖 （ 15 秒倒計(jì)時(shí)計(jì)數(shù)器元件圖） 仿真圖 （ 15 秒倒計(jì)時(shí)計(jì)數(shù)器仿真圖） 電路圖 （ 15秒倒計(jì)時(shí)計(jì)數(shù)器 RTL 電路圖）