【正文】 另外，從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長(zhǎng)、同學(xué)、朋友給了我無言的幫助，在這里請(qǐng)接受我誠(chéng)摯的謝意! 一分耕耘一分收獲，我相信在我以后的工作中我也會(huì)拿出做此次設(shè)計(jì)一樣的認(rèn)真和努力來完成我的各個(gè)任務(wù)。同時(shí)，也十分感謝學(xué)院領(lǐng)導(dǎo)、班主任、各位同學(xué)對(duì)我的關(guān)懷、幫助，為我提供了良好的環(huán)境以及各方面的支持。無論在理論上還是在實(shí)踐中，都給予我無私幫助和悉心的教導(dǎo)，使我的畢業(yè)論文得以順利地按時(shí)完成。同時(shí)，也讓我了解到電子系統(tǒng)的設(shè)計(jì)輸入可以用原理圖、波形、VHDL語言等方式輸入，下載配置前的整個(gè)過程幾乎不涉及到整個(gè)硬件，而硬件設(shè)計(jì)的修改也如同修改軟件程序樣快捷方便，即通過軟件方式的設(shè)計(jì)與測(cè)試，達(dá)到對(duì)特定功能的硬件電路的設(shè)計(jì)實(shí)現(xiàn)，這種現(xiàn)代電子系統(tǒng)設(shè)計(jì)技術(shù)采用自頂向下分層次、模塊化設(shè)計(jì)方法，先化整為零，再優(yōu)化綜合，靈活通用．已成為研制、開發(fā)數(shù)字系統(tǒng)最34理想的選擇，是現(xiàn)代電子電路設(shè)計(jì)方法的一個(gè)趨勢(shì)，體現(xiàn)了硬件設(shè)計(jì)向軟件化方向發(fā)展的新思路。本設(shè)計(jì)是采用硬件描述語言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。學(xué)會(huì)了利 Max+plus 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。畢業(yè)設(shè)計(jì)的撰寫過程是對(duì)我們所學(xué)的電子技術(shù)基本理論知識(shí)的綜合運(yùn)用，對(duì)三年專業(yè)知識(shí)的一次綜合應(yīng)用、擴(kuò)充和深化，也是對(duì)我們理論運(yùn)用于實(shí)際設(shè)計(jì)的一次鍛煉。在此次設(shè)計(jì)中，主要是對(duì)秒、分為六十進(jìn)制，時(shí)為二十四進(jìn)制的計(jì)數(shù)器的設(shè)計(jì)。其中，重點(diǎn)敘述了數(shù)字鐘的設(shè)計(jì)原理和分模塊實(shí)現(xiàn)的方法，詳細(xì)介紹了各模塊的設(shè)計(jì)程序并給出了各模塊的波形仿真圖及分析，最后通過在Max+plusII 上進(jìn)行時(shí)序仿真，調(diào)試運(yùn)行，在硬件測(cè)試后，驗(yàn)證了所設(shè)計(jì)的系統(tǒng)達(dá)到了預(yù)先設(shè)計(jì)目標(biāo)。 結(jié)論由硬件測(cè)試的過程可以看出整個(gè)設(shè)計(jì)是正確的，可以得出秒為 60 進(jìn)制，分鐘為 60 進(jìn)制，而小時(shí)是 24 進(jìn)制，同時(shí)我們還完成了整點(diǎn)報(bào)時(shí)的功能，以及實(shí)現(xiàn)了秒計(jì)數(shù)、分計(jì)數(shù)、小時(shí)計(jì) 數(shù)以及復(fù)位的功能。否則為正常計(jì)時(shí)狀態(tài)。否則為正常計(jì)時(shí)狀態(tài)。（2） 按鍵 1，對(duì)應(yīng)的燈亮，為高電平，整點(diǎn)報(bào)警聲停止。功能仿真圖：32圖 電子鐘基本功能仿真圖 硬件測(cè)試說明（1） 按鍵 2，對(duì)應(yīng)的等亮，為高電平，數(shù)字鐘正常計(jì)時(shí)。Lattice 公司推出的 Isp Expert 的數(shù)字系統(tǒng)設(shè)計(jì)軟件，是一套完整的EDA 軟件，能夠?qū)λO(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)行時(shí)序仿真和功能仿真。本設(shè)計(jì)采用電路模式 5 進(jìn)行設(shè)計(jì)，具體功能和說明如下： 頂層模塊原理圖PIN_93 VCCCLK1 INPUTPIN_1 VCCSTOP INPUTPIN_17 VCCCLK INPUTPIN_2 VCCRESET INPUTPIN_7 VCCSETMIN INPUTPIN_10 VCCSETHOUR INPUTPIN_129SPEAKOUTPUTPIN_39PIN_40PIN_41PIN_42PIN_47PIN_48PIN_49SECOND[6..0]OUTPUTI 69I 70I 71I 72PIN_73PIN_74PIN_75MIN[6..0]OUTPUTPI_85I 96I 97I 98PIN_99PIN_103HOUR[5..0]OUTPUTCLKCLKSRESETSETHOURENHOURDAOUT[6..0]MINUTEinst1CLKRESETSETMINENMINDAOUT[6..0]SECONDinst2CLKRESETDAOUT[5..0]HOURinst4CLKCLK1RESETSTOPDAINM[6..0]DAINS[6..0]SPEAKALERTinst631圖 電子鐘基本功能仿真結(jié)果 首先，由石英晶體振蕩器輸出穩(wěn)定的脈沖信號(hào)，經(jīng)過振蕩器輸出標(biāo)準(zhǔn)的秒脈沖信號(hào)，秒計(jì)數(shù)電路為六十進(jìn)制計(jì)數(shù)器，秒計(jì)數(shù)電路將振蕩器產(chǎn)生的秒脈沖信號(hào)作為輸入信號(hào)，進(jìn)行計(jì)數(shù)，并通過秒顯示器顯示秒；其次，當(dāng)秒計(jì)數(shù)器完成 60 個(gè)秒計(jì)數(shù)后，秒計(jì)時(shí)電路清零，輸出一個(gè)“分計(jì)時(shí)信號(hào)” ，分計(jì)時(shí)電路收到秒計(jì)時(shí)電路產(chǎn)生的信號(hào)后，開始計(jì)數(shù)并顯示分；再次，當(dāng)分計(jì)時(shí)電路完成 60 個(gè)分計(jì)數(shù)后，分計(jì)數(shù)器清零，輸出一個(gè)“時(shí)計(jì)時(shí)信號(hào)” ，時(shí)計(jì)時(shí)電路收到分計(jì)時(shí)電路產(chǎn)生的信號(hào)后，開始計(jì)數(shù)并顯示時(shí)；最后，時(shí)計(jì)時(shí)電路完成 12 個(gè)時(shí)計(jì)數(shù)后，清零。其仿真時(shí)序圖如下圖所示，滿足設(shè)計(jì)的要求。 END PROCESS。C=N2。A=N0。END IF。 ELSE NSEL=39。) THEN NSEL=39。 AND N1(0)=39。 AND N0(1)=39。)OR(N0(0)=39。 AND N1(0)=39。 AND N0(1)=39。 IF (N0(0)=39。 ELSE N3:=0010。 N1:=N11。 N2:=N21。 ELSIF N0=0000 AND N1=0000 THEN N0:=1001。 N2:=1001。 ELSIF N0=0000 AND N1=0000 AND N2=0000 THEN N0:=1001。N2:=1001。29 ELSIF N0=0000 AND N1=0000 AND N2=0000 AND N3=0000 THEN N0:=1001。139。 END IF。 IF N3=1010 THEN N3:=0000。 N3:=N3+1。 END IF。 IF N1=1010 THEN N1:=0000。 ELSIF N0=1001 THEN N0:=0000。139。139。139。 ELSIF CLK39。N2:=0000。 THEN N0:=0000。BEGIN IF RES=39。END NIAND。 A,B,C,D:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。28USE 。USE 。其它端口的功能與上述模塊類似。仿真圖中有毛刺出現(xiàn)，但并不會(huì)對(duì)本模塊的計(jì)數(shù)產(chǎn)生影響，滿足本設(shè)計(jì)的需要。END SEC。B=Y1。END IF。 ELSE ERYUE=39。IF Y0=0010 AND Y1=0000 THEN ERYUE=39。039。139。27 END IF。 END IF。 ELSE Y0:=1001。 Y1:=0001。139。 END IF。 ELSE Y0:=0000。 CA=39。139。 Y1:=0000。139。139。039。139。 ELSIF CLK39。 CA=39。 THEN Y0:=0000。BEGINIF RES=39。END YUE。 A,B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。源程序如下LIBRARY IEEE。日計(jì)數(shù)模塊的時(shí)序仿真圖如下圖所示，仿真圖滿足設(shè)計(jì)的要求。sel[0]由年計(jì)數(shù)模塊輸入，sel[1]和 sel[2]由月計(jì)數(shù)模塊輸入。END SEC。B=R1。 END IF。 END IF。 ELSE R0:=1001。25 R1:=SR1。139。 END IF。 ELSE R0:=0000。 CA=39。139。 R1:=0000。139。139。039。139。 ELSIF CLK39。 CA=39。 THEN R0:=0000。BEGINIF RES=39。END PROCESS。 SR1=0010。 END IF。 IF SEL=100 THEN SR0=1001。 SR1=0011。 END IF。BEGINPROCESS(SEL)BEGIN IF SEL=001 THEN SR0=0001。END RI。 A,B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。源程序如下：ENTITY RI ISPORT(ENL,RES,CLK,RADD,RDEC:IN STD_LOGIC。 日計(jì)數(shù)模塊由于一年中各個(gè)月份的日的長(zhǎng)短不同，共有 2230 和 31 天四種情況，可知日由年和月共同決定，如表 41。并能持續(xù) 10 秒鐘。2)仿真波形圖:圖 定時(shí)鬧鐘模塊仿真波形圖（不帶報(bào)警中斷）23圖 定時(shí)鬧鐘模塊仿真波形圖（帶有報(bào)警中斷）圖中 CLK 為內(nèi)部時(shí)鐘，當(dāng) DAIN 為 00 時(shí)報(bào)時(shí)。END PROCESS。END IF。ELSEQLK=39。IF M1=0101 AND M0=1001 AND S1=0101 AND S0=1001 THENQLK=39。 END IF。 ELSE Q500=39。 THEN IF M1=0101 AND M0=1001 AND S1=0101 THEN IF S0=0001 OR S0=0011 OR S0=0101 OR S0=0111 THEN Q500=39。EVENT AND CLK=39。END ALERT。 CLK:IN STD_LOGIC。USE 。END BEHAV。 END CASE。 WHEN 1001=DOUT=1101111。 WHEN 0111=DOUT=0100111。 WHEN 0101=DOUT=1101101。 WHEN 0011=DOUT=1001111。 WHEN 0001=DOUT=0000110。END SEGMENT7。ENTITY SEGMENT7 IS PORT(DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 顯示模塊1）源程序如下：LIBRARY IEEE。END RT1。20END PROCESS。 WHEN OTHERS=DATA=IN6。 WHEN 011=DATA=IN4。 WHEN 001=DATA=IN2。END PROCESS。 END IF。THEN IF COUNT=101THEN COUNT=000。EVENT AND CLKSCAN=39。THEN COUNT=000。BEGIN PROCESS(CLKSCAN,RESET) BEGIN IF RESET=39。END MUX6_1SCAN。 DATA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。19ENTITY MUX6_1SCAN IS PORT(CLKSCAN,RESET:IN STD_LOGIC。USE 。2）仿真波形圖：圖 HOUR 模塊仿真波形圖仿真波形分析：由仿真波形圖可知，當(dāng) clk 為上升沿時(shí)，hour1 輸出由9 變?yōu)?0，并且 hour1 都是由 0 到 9 循環(huán)，hour2 輸出由 2 變?yōu)?0，并且hour2 都是由 0 到 2 循環(huán)，所以，這是一個(gè) 24 進(jìn)制的時(shí)控制模。 END PROCESS。 END IF。ELSIF(COUNT1623)THENCOUNT=COUNT+1。 ELSE COUNT=000000。139。18 ELSIF(CLK39。039。BEGINDAOUT=COUNT。 時(shí)計(jì)數(shù)值END ENTITY HOUR。 時(shí)計(jì)數(shù)時(shí)鐘信號(hào) RESET: IN STD_LOGIC。USE 。 HOUR 模塊1）源程序如下：LIBRARY IEEE。END ART。END IF。039。ELSE COUNT=0000000